 +    // .. .. reg_ddrc_addrmap_row_b13 = 0x6
 +    // .. .. ==> 0XF8006044[19:16] = 0x00000006U
 +    // .. ..     ==> MASK : 0x000F0000U    VAL : 0x00060000U
-+    // .. .. reg_ddrc_addrmap_row_b14 = 0xf
-+    // .. .. ==> 0XF8006044[23:20] = 0x0000000FU
-+    // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00F00000U
++    // .. .. reg_ddrc_addrmap_row_b14 = 0x6
++    // .. .. ==> 0XF8006044[23:20] = 0x00000006U
++    // .. ..     ==> MASK : 0x00F00000U    VAL : 0x00600000U
 +    // .. .. reg_ddrc_addrmap_row_b15 = 0xf
 +    // .. .. ==> 0XF8006044[27:24] = 0x0000000FU
 +    // .. ..     ==> MASK : 0x0F000000U    VAL : 0x0F000000U
 +    // .. .. 
-+    EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0FF66666U),
++    EMIT_MASKWRITE(0XF8006044, 0x0FFFFFFFU ,0x0F666666U),
 +    // .. .. reg_phy_rd_local_odt = 0x0
 +    // .. .. ==> 0XF8006048[13:12] = 0x00000000U
 +    // .. ..     ==> MASK : 0x00003000U    VAL : 0x00000000U

+    // .. .. reg_ddrc_t_rc = 0x1a
+    // .. .. ==> 0XF8006014[5:0] = 0x0000001AU
+    // .. ..     ==> MASK : 0x0000003FU    VAL : 0x0000001AU
+    // .. .. reg_ddrc_t_rfc_min = 0x3b
+    // .. .. ==> 0XF8006014[13:6] = 0x0000003BU
+    // .. ..     ==> MASK : 0x00003FC0U    VAL : 0x00000EC0U
+    // .. .. reg_ddrc_post_selfref_gap_x32 = 0x10
+    // .. .. ==> 0XF8006014[20:14] = 0x00000010U
+    // .. ..     ==> MASK : 0x001FC000U    VAL : 0x00040000U
+    // .. .. 
+    EMIT_MASKWRITE(0XF8006014, 0x001FFFFFU ,0x00040EDAU),
+    // .. .. reg_ddrc_wr2pre = 0x12
+    // .. .. ==> 0XF8006018[4:0] = 0x00000012U
+    // .. ..     ==> MASK : 0x0000001FU    VAL : 0x00000012U
+    // .. .. reg_ddrc_powerdown_to_x32 = 0x6
+    // .. .. ==> 0XF8006018[9:5] = 0x00000006U
+    // .. ..     ==> MASK : 0x000003E0U    VAL : 0x000000C0U
+    // .. .. reg_ddrc_t_faw = 0x10
+    // .. .. ==> 0XF8006018[15:10] = 0x00000010U
+    // .. ..     ==> MASK : 0x0000FC00U    VAL : 0x00004000U
+    // .. .. reg_ddrc_t_ras_max = 0x24
+    // .. .. ==> 0XF8006018[21:16] = 0x00000024U
+    // .. ..     ==> MASK : 0x003F0000U    VAL : 0x00240000U

+    // .. .. ==> 0XF8006020[31:31] = 0x00000000U
+    // .. ..     ==> MASK : 0x80000000U    VAL : 0x00000000U
+    // .. .. 
+    EMIT_MASKWRITE(0XF8006020, 0xFFFFFFFCU ,0x272872D0U),
+    // .. .. reg_ddrc_en_2t_timing_mode = 0x0
+    // .. .. ==> 0XF8006024[0:0] = 0x00000000U
+    // .. ..     ==> MASK : 0x00000001U    VAL : 0x00000000U
