为了能够在硬件上有效减少整像素运动估计(IME)的计算复杂度,提出一种基于并行螺旋搜索算法的整像素运动估计硬件架构设计方案.该设计按照螺旋顺序,首先,由中心向四周扩散的方式逐点搜索;其次,在搜索过程中每一个搜索点处同时处理所有PU块,通过这种PU块共享搜索过程的方式来减少周期数;最后,通过提前结束判断的方式,跳过不必要的搜索点,进一步减少周期数.用Verilog语言进行硬件描述,利用VCS工具进行仿真,且仿真SAD结果与HEVC参考软件(HM)结果数据一致,证明其正确性;通过对多个序列进行测试,平均每1733.4个时钟处理一个64 px×64 px大小的CTU.硬件框架在VIVADO平台下,用Virtex-7系列芯片进行综合,得到工作频率为198 MHz,能够实现4 K@56.4 f·s-1的吞吐率.
视频编码 HEVC 整像素运动估计 并行螺旋搜索