为满足FPGA与PC之间的通信需求,提出了一种FPGA的通用异步收发器设计实现方法.在Xilinx ISE 11开发平台上采用Verilog HDL硬件描述语言及其自带的IP CORE,实现了UART精确波特率时钟模块、UART发送模决和UART接收模块.并在ISE环境下进行综合建模仿真,给出各模块的仿真时序图以及综合生成的RTL图.实验通过Xil-inx公司的XC2VP30 FPGA开发板对程序进行下载运行调试,与PC进行实时通信,结果表明,UART控制器工作稳定可靠,较好地实现了数据串行通信,达到预期设计要求.
UART FPGA Verilog HDL