为满足闪存控制器中BCH 解码器对速度和面积的要求，设计了一种高速小面积BCH（8528，8192，24）解码器，其关键方程电路采用简化的RiBM算法，利用二进制BCH 码的特性简化关键方程电路结构和迭代轮数。使用关键方程电路的可折叠特性和逻辑资源复用，对解码器架构进行了面积优化，结果显示：与传统iBM算法相比，电路的关键路径延时减小了约50％，与RiBM算法相比，关键方程迭代轮数减少了1/2，电路资源减少了约1/3；该系统架构能够在保证吞吐率的前提下减小约70％电路面积。
BCH 码 闪存存储器 纠错码 Berlekamp-Massey算法 折叠结构