针对Walsh函数序列生成过程中的正交误差问题,选择利用复制理论产生Walsh序列,在Walsh序列生成过程中建立保证各路Walsh序列延时时间相等的仿真模型.模型建立原理是每个触发器产生每路Walsh序列信号,并将触发器设置成同步工作从而实现最小正交误差.对整个设计过程用Verilog HDL数字描述语言进行编程,并在Quartus II平台进行后仿真,后仿真结果和理论分析相一致,最后在FPGA上实现,为工程应用提供多位Walsh正交序列的生成.
Walsh函数 最小正交误差 FPGA Quartus II