为了消除芯片内部各模块间的时钟延时，减小时钟相位偏移，设计了一种快速锁定的全数字延迟锁相环结构，只需一次调节过程即可完成输入输出时钟的同步，锁定时间短，噪声不会积累，抗干扰性好。在监测相位差时利用一种新的相位选择方法，配合相应的控制逻辑电路，完成DLL 的快速锁定，通过调整延迟单元的延时、个数及相应控制电路的大小，实现宽范围的相位锁定。SMIC 0．18μm CMOS 工艺下的仿真结果表明，本设计能够在18个周期内完成输入时钟和输出时钟的相位同步，锁定范围是25MHz ～300MHz，最大时间抖动为35ps。
时钟延时 时钟补偿 数字延迟锁相环 宽范围 快速锁定 相位