设计了一款应用于高速片上系统(System-on-Chip,SoC)领域的时钟发生器电路.基于Delta-sigma调制技术实现了小数分频,同时引入了加抖技术(Dither)以及模数转换器(Digital to Analog Converter,DAC)补偿技术,从而大幅度地抑制了Delta-sigma调制引起的量化噪声.基于65 nm CMOS工艺完成了电路设计,仿真结果表明,当输出频率为典型应用的1.2 GHz时,该电路周期抖动(period jitter)的均方根值(rms)约为0.656 ps,功耗仅为约3.824 mW.
Delta-sigma 模数转换器 抖动 锁相环