在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计.通过增加一位符号位,本设计支持32×32无符号和有符号乘法.通过一个32×9结合2-bit Booth算法阵列乘法器循环四次加法,完成32bit乘法.前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32 bit和高32 bit加法.我们采用2.5 V, 0.25 μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元,Hspice仿真的最大延迟分别为0.64 ns,1.51 ns.
乘法器 IP核 Booth算法