基于65 nm工艺,完成了高性能海量处理器芯片中的高速DDR3存储控制器的物理设计.重点介绍了DDR3存储控制器物理设计中的布图布局设计和时钟树设计,并针对EDA工具自动生成时钟树导致的DDR3PHY域内总线时钟偏差较大问题,提出并实现精确手动干预关键时钟路径上的时钟树设计优化方法,并进一步采用寄存器逻辑优化方式,成功将DDR3 PHY域内总线时钟偏差控制在30 ps内,满足设计要求的性能.
DDR3存储控制器 布图布局 时钟树 手动干预 时钟偏差