通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案.对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明:Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N(Pass-transistor Adiabatic Logic-2NMOS)电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%.
CTGAL电路 加减法器 低功耗 电路设计