为了降低组合电路内建自测试的测试功耗,提出了一种基于格雷码的测试序列分配算法.分组式格雷码序列和种子序列相异或生成单跳变测试序列,根据电路的基本输入权重,合理分配测试序列位,减少了电路内部节点的跳变,有效降低了电路的测试功耗.该算法应用在改进的布斯二阶乘法器的自测试中,根据不同的数据通道位宽,相对于传统自测试架构,测试功耗降低了 35.6％～43.7％,并且不影响乘法器的性能.对ISCA85基准电路的测试结果表明,该算法降低了测试功耗,具有高的故障覆盖率和少的测试长度,与LFSR相比功耗下降了59.3％～97.3％,并且硬件开销小.实验结果表明,该算法有效降低了组合电路的测试功耗,特别适合于系统级芯片内部模块的内建自测试.
功耗 内建自测试 权重 测试序列 格雷码