为了提高能量回收电路的效率,提出了能量回收电容耦合逻辑电路.该电路的非绝热损失与门的复杂度和负载均无关,其大小只决定于电路中逻辑门的数目.利用电容耦合,而不是开关逻辑网络进行逻辑求值,相对减小了导通电阻和绝热损失.该电路在电路形式上降低了功耗,在结构设计中,采取阈值逻辑结构,使功耗和性能优化.基于TSMC 0.35 μm工艺,设计了4位加法器,并和4位的2N-2N2P加法器、静态CMOS加法器进行比较.Hspice仿真表明:该电路电路功耗只有2N-2N2P的46%,静态CMOS的20%～31%.该电路与传统的CMOS电路比较,能耗大大降低.
大规模集成电路 能量回收 低功耗 电容耦合 阈值逻辑 CMOS电路