提出了一种电荷泵锁相环电路实现的适用于2.5 Gbps千兆以太网发接器要求的高速时钟倍频器的设计方法.为了获得高速时钟,设计中采用了双环路的VCO结构,并且运用动态D触发器来实现高速分频器.同时为了使得PLL性能更加稳定,对电路作了进一步改进:在VCO的延迟单元中加了温度补偿部分,又采用箝位技术消除电荷泵中电荷重新分配引入的影响.运用UMC 0.18 μm,1.8 V CMOS工艺模型,在Cadence的环境下用spectreS仿真器模拟;结果表明设计的时钟倍频电路对于不同的PVT(P表示工艺变化引起的模型参数的变化,VT表示系统工作条件温度和电源电压的变化)均能得到符合满足2.5 Gbps千兆以太网发接器要求的时钟倍频信号,即使在最坏情况下电路也能保持很好的相位跟踪特性,输出静态相位误差平均为50 ps,整个电路的功耗平均为35 mW.
锁相环 时钟倍频器 环形压控振荡器 电荷泵