介绍了一种自主研发的全集成315 MHz/433 MHz射频发射芯片中编码器的设计.利用分频器产生二选一数据选择器的选通信号,通过逐级筛选,将并行地址数据转变为串行数据.采用Verilog HDL语言进行设计,使用Modelsim进行仿真验证,基于和舰0.18 μm CMOS工艺布局布线.样片测试结果表明,编码器基础时钟频率为250 kHz时可以很好地满足设计指标和功能要求.
全集成 射频发射芯片 地址编码器 设计 测试