文章在CSMC 0.5 μm/5V硅CMOS工艺模型下,设计了一种用于电表计量芯片的全差分运算放大器.该运放采用两级结构,其中第一级为折叠式共源共栅结构,第二级为PMOS输出缓冲结构.文章采用开关电容技术实现共模反馈以稳定输出共模电压,跟传统方法相此,这将能降低芯片面积及降低功耗.采用HSPICE软件对该电路进行仿真,仿真结果表明在负载电容为2pF情况下,该运算放大器具有开环增益为84.7dB、单位增益带宽达44.8MHz、相位裕度为67°、闭环小信号建立时间为39ns.
全差分 折叠式共源共栅 共模反馈 CMOS