讨论了由Matlab/Simulink生成VHDL代码的原理.详细论述了从Simulink模型顶层系统设计、IP核配置到到VHDL语言自动转换、综合、适配与时序仿真的结构与流程.介绍了利用Xilinx的System Generator及Altera的DSP Builder将Simulink模型转换为VHDL代码的方法,对算法实现过程中需注意的问题进行了说明.提出了基于最新版本的完整实验室软硬件配置方案.利用Xilinx Blockset的Mcode模块设计一个带延迟的复数乘法器并进行了软硬件的仿真测试.
硬件描述语言 System Generator DSP Builder 乘法器