Intel QuickPath Interconnect
इंटेल क्विकपाथ इंटरकनेक्ट (क्यू. पी. आई.) इंटेल द्वारा विकसित एक पॉइंट-टू-पॉइंट प्रोसेसर इंटरकनेक्ट है जिसने 2008 में शुरू होने वाले ज़ीऑन, आइटेनीयम और कुछ डेस्कटॉप प्लेटफार्मों में फ्रंट-साइड बस (एफ. एस. बी.) को बदल दिया। इसने मापनीयता और उपलब्ध बैंडविड्थ में वृद्धि की। नाम की घोषणा से पहले, इंटेल ने इसे कॉमन सिस्टम इंटरफेस (सी. एस. आई.) के रूप में संदर्भित किया। पहले के अवतारों को एक और प्रोटोकॉल (YAP) और YAP + के रूप में जाना जाता था। क्यू. पी. आई. 1.1 एक महत्वपूर्ण रूप से संशोधित संस्करण है जिसे सैंडी ब्रिज-ई. पी. (रोमली प्लेटफॉर्म) के साथ पेश किया गया है। क्यू. पी. आई. को एल. जी. ए. 3647 साकेट पर आधारित स्काईलेक-एस. पी. ज़ीऑन प्रोसेसर में इंटेल अल्ट्रा पाथ इंटरकनेक्ट (यू. पी. आई.) द्वारा प्रतिस्थापित किया गया था। पृष्ठभूमि हालांकि कभी-कभी "बस" कहा जाता है, क्यू. पी. आई. एक बिंदु-से-बिंदु इंटरकनेक्ट है। इसे हाइपरट्रांसपोर्ट के साथ प्रतिस्पर्धा करने के लिए डिज़ाइन किया गया था जिसका उपयोग लगभग 2003 से उन्नत सूक्ष्म उपकरणों (ए. एम. डी.) द्वारा किया जा रहा था। इंटेल ने अपने मैसाचुसेट्स माइक्रोप्रोसेसर डिजाइन सेंटर (एम. एम. डी. सी.) में क्यू. पी. आई. को अल्फा डेवलपमेंट ग्रुप के सदस्यों द्वारा विकसित किया, जिसे इंटेल ने कॉम्पैक और एच. पी. से हासिल किया था और बदले में मूल रूप से डिजिटल उपकरण निगम (डी. ई. सी.) से आया था। इसके विकास की सूचना 2004 की शुरुआत में दी गई थी। इंटेल ने पहली बार इसे नवंबर 2008 में इंटेल कोर आई7-9एक्सएक्स और एक्स58 चिपसेट पर डेस्कटॉप प्रोसेसर के लिए वितरित किया। इसे मार्च 2009 में ज़ीऑन प्रोसेसर कोड-नाम नेहालेम और फरवरी 2010 में आइटेनीयम प्रोसेसर (कोड नाम तुकविला) में जारी किया गया था। इसे 2017 में ज़ीऑन स्काईलेक-एसपी प्लेटफार्मों पर शुरू होने वाले इंटेल अल्ट्रा पाथ इंटरकनेक्ट द्वारा प्रतिस्थापित किया गया था। कार्यान्वयन क्यू. पी. आई. एक प्रणाली वास्तुकला का एक तत्व है जिसे इंटेल क्विकपाथ वास्तुकला कहता है जो इंटेल क्विकपाथ प्रौद्योगिकी को लागू करता है। एकल-प्रोसेसर मदरबोर्ड पर अपने सबसे सरल रूप में, एक एकल क्यू. पी. आई. का उपयोग प्रोसेसर को आई. ओ. हब से जोड़ने के लिए किया जाता है (उदाहरण के लिए, इंटेल कोर आई7 को एक्स58 से जोड़ने के लिए)। वास्तुकला के अधिक जटिल उदाहरणों में, अलग-अलग क्यू. पी. आई. लिंक जोड़े मदरबोर्ड पर एक नेटवर्क में एक या अधिक प्रोसेसर और एक या अधिक आई. ओ. हब या रूटिंग हब को जोड़ते हैं, जिससे सभी घटकों को नेटवर्क के माध्यम से अन्य घटकों तक पहुंचने की अनुमति मिलती है। हाइपरट्रांसपोर्ट के साथ, क्विकपाथ आर्किटेक्चर मानता है कि प्रोसेसर में एकीकृत मेमोरी नियंत्रक होंगे, और एक गैर-समान मेमोरी एक्सेस (एन. यू. एम. ए.) आर्किटेक्चर को सक्षम बनाता है। प्रत्येक क्यू. पी. आई. में दो 20-लेन पॉइंट-टू-पॉइंट डेटा लिंक होते हैं, प्रत्येक दिशा में एक (पूर्ण डुप्लेक्स), प्रत्येक दिशा में एक अलग घड़ी जोड़ी के साथ, कुल 42 संकेतों के लिए। प्रत्येक संकेत एक अंतर युग्म है, इसलिए पिनों की कुल संख्या 84 है। 20 डेटा लेन को 5 लेन के चार "चतुर्थांश" में विभाजित किया गया है। स्थानांतरण की मूल इकाई 80-बिट फ़्लिट है, जिसमें त्रुटि का पता लगाने के लिए 8 बिट, "लिंक-लेयर हेडर" के लिए 8 बिट और डेटा के लिए 64 बिट हैं। एक 80-बिट फ़्लिट को दो घड़ी चक्रों में स्थानांतरित किया जाता है (चार 20-बिट स्थानांतरण, दो प्रति घड़ी टिक।) क्यू. पी. आई. बैंडविड्थ का विज्ञापन प्रत्येक दिशा में हर दो घड़ी चक्रों में 64 बिट (8 बाइट्स) डेटा के हस्तांतरण की गणना करके किया जाता है। यद्यपि प्रारंभिक कार्यान्वयन एकल चार-चतुर्थांश लिंक का उपयोग करते हैं, क्यू. पी. आई. विनिर्देश अन्य कार्यान्वयन की अनुमति देता है। प्रत्येक चतुर्थांश का स्वतंत्र रूप से उपयोग किया जा सकता है। उच्च-विश्वसनीयता सर्वरों पर, एक क्यू. पी. आई. लिंक अवक्रमित मोड में काम कर सकता है। यदि एक या अधिक 20+1 संकेत विफल हो जाते हैं, तो इंटरफेस 10+1 या यहां तक कि 5 + 1 शेष संकेतों का उपयोग करके काम करेगा, यहां तक कि अगर घड़ी विफल हो जाती है तो घड़ी को डेटा संकेत में फिर से नियुक्त किया जाएगा। प्रारंभिक नेहालम कार्यान्वयन ने 25.6 जीबी/एस (6.4GT/s ×1 बाईट ×4) प्राप्त करने के लिए एक पूर्ण चार-चतुर्थांश इंटरफेस का उपयोग किया, जो एक्स48 चिपसेट में उपयोग किए जाने वाले इंटेल के 1600 मेगाहर्ट्ज एफएसबी की सैद्धांतिक बैंडविड्थ का बिल्कुल दोगुना प्रदान करता है। हालांकि कुछ उच्च-स्तरीय कोर आई7 प्रोसेसर क्यू. पी. आई. को उजागर करते हैं, अन्य "मुख्यधारा" नेहालम डेस्कटॉप और मोबाइल प्रोसेसर जो एकल-साकेट बोर्डों के लिए हैं (जैसे. लिनफील्ड/क्लार्क्सफील्ड और उत्तराधिकारी परिवारों के एलजीए 1156 कोर आई3, कोर आई5, और अन्य कोर आई7 प्रोसेसर) बाहरी रूप से क्यू. पी. आई. को उजागर नहीं करते हैं, क्योंकि इन प्रोसेसरों का उद्देश्य बहु-साकेट प्रणालियों में भाग लेना नहीं है। हालाँकि, क्यू. पी. आई. का उपयोग इन चिप्स पर आंतरिक रूप से "अनकोर" के साथ संवाद करने के लिए किया जाता है, जो कि मेमोरी कंट्रोलर, सी. पी. यू.-साइड पी. सी. आई. एक्सप्रेस और जी. पी. यू. युक्त चिप का हिस्सा है, यदि मौजूद हो तो; अनकोर सी. पी. यू. कोर के समान हो सकता है या नहीं भी हो सकता है, उदाहरण के लिए यह वेस्टमियर-आधारित क्लार्कडेल/एरंडेल में एक अलग डाई पर है। लिनफील्ड, क्लार्क्सफील्ड, क्लार्कडेल और एरंडेल से शुरू होने वाले 2009 के बाद के एकल-साकेट चिप्स में, पारंपरिक नॉर्थब्रिज कार्यों को इन प्रोसेसरों में एकीकृत किया जाता है, जो इसलिए धीमी डीएमआई और पीसीआई एक्सप्रेस इंटरफेस के माध्यम से बाहरी रूप से संवाद करते हैं। इस प्रकार, प्रोसेसर साकेट के माध्यम से (पूर्व) फ्रंट-साइड बस इंटरफेस को उजागर करने का खर्च उठाने की कोई आवश्यकता नहीं है। हालांकि कोर-अनकोर क्यू. पी. आई. लिंक डेस्कटॉप और मोबाइल सैंडी ब्रिज प्रोसेसर में मौजूद नहीं है (जैसा कि यह क्लार्कडेल पर था, उदाहरण के लिए), ऑन-डाई कोर के बीच आंतरिक रिंग इंटरकनेक्ट भी क्यू. पी. आई. के पीछे के सिद्धांतों पर आधारित है, कम से कम जहां तक कैश सुसंगतता का संबंध है। आवृत्ति विनिर्देश एक समकालिक परिपथ होने के नाते क्यू. पी. आई. 2.4 गीगाहर्ट्ज़, 2.93 गीगाहर्ट्ज़, 3.2 गीगाहर्ट्ज़, 3.6 गीगाहर्ट्ज़, 4.0 गीगाहर्ट्ज़ या 4.8 गीगाहर्ट्ज़ की घड़ी दर पर संचालित होता है (3.6 गीगाहर्ट्ज़ और 4.0 गीगाहर्ट्ज़ आवृत्तियों को सैंडी ब्रिज-ई/ई. पी. प्लेटफॉर्म और 4.8 गीगाहर्ट्ज़ को हैज़वेल-ई/ई. पी. प्लेटफॉर्म के साथ पेश किया गया था)। किसी विशेष लिंक के लिए घड़ी की दर लिंक के प्रत्येक छोर पर घटकों की क्षमताओं और मुद्रित सर्किट बोर्ड पर संकेत पथ की संकेत विशेषताओं पर निर्भर करती है। गैर-चरम कोर आई7 9एक्सएक्स प्रोसेसर स्टॉक संदर्भ घड़ियों पर 2.4 गीगाहर्ट्ज़ आवृत्ति तक सीमित हैं। बिट स्थानान्तरण घड़ी के बढ़ते और गिरने वाले दोनों किनारों पर होता है, इसलिए स्थानांतरण दर घड़ी की दर से दोगुनी होती है। इंटेल प्रत्येक 80-बिट फ़्लिट में केवल 64-बिट डेटा पेलोड की गिनती करके डेटा थ्रूपुट (जीबी/एस में) का वर्णन करता है। हालांकि, इंटेल तब परिणाम को दोगुना कर देता है क्योंकि एक दिशात्मक भेजने और प्राप्त करने वाली लिंक जोड़ी एक साथ सक्रिय हो सकती है। इस प्रकार, इंटेल 3.2 गीगाहर्ट्ज़ घड़ी के साथ 20-लेन क्यू. पी. आई. लिंक जोड़ी (भेजना और प्राप्त करना) को 25.6 जी. बी./एस. की डेटा दर के रूप में वर्णित करता है। 2. 4 गीगाहर्ट्ज़ की घड़ी दर से 19.2 जी. बी./एस. की डेटा दर प्राप्त होती है। अधिक आम तौर पर, इस परिभाषा के अनुसार एक दो-लिंक 20-लेन क्यू. पी. आई. प्रति घड़ी चक्र में आठ बाइट्स स्थानांतरित करता है, प्रत्येक दिशा में चार। दर की गणना इस प्रकार की जाती हैः 3.2 गीगाहर्ट्ज़ × 2 बिट्स/हर्ट्ज़ (दोहरी डेटा दर) × 16 (20) (डेटा बिट्स/क्यूपीआई लिंक चौड़ाई) × 2 (एक दिशात्मक भेजने और प्राप्त करने के लिए एक साथ काम करना) σ8 (बिट्स/बाइट्स) = 25.6 जीबी/एस प्रोटोकॉल परतें क्यूपीआई को अलग भौतिक, लिंक, रूटिंग, परिवहन और प्रोटोकॉल परतों के साथ पांच-परत वास्तुकला के रूप में निर्दिष्ट किया गया है। केवल पॉइंट-टू-पॉइंट क्यू. पी. आई. के लिए उपयोग किए जाने वाले उपकरणों में बिना किसी अग्रेषण के, जैसे कि कोर आई7-9एक्सएक्स और ज़ीऑन डी. पी. प्रोसेसर, परिवहन परत मौजूद नहीं है और मार्ग निर्धारण परत न्यूनतम है। भौतिक परत भौतिक परत में वास्तविक तार और विभेदक ट्रांसमीटर और रिसीवर शामिल होते हैं, साथ ही निम्नतम स्तर का तर्क जो भौतिक परत इकाई को संचारित और प्राप्त करता है। भौतिक-परत इकाई 20-बिट "फिट" है। भौतिक परत 20 लेन पर एक घड़ी के किनारे का उपयोग करके 20-बिट "फिट" प्रसारित करती है जब सभी 20 लेन उपलब्ध होते हैं, या 10 या 5 लेन पर जब विफलता के कारण क्यू. पी. आई. को फिर से कॉन्फ़िगर किया जाता है। ध्यान दें कि डेटा संकेतों के अलावा, एक घड़ी संकेत ट्रांसमीटर से रिसीवर को अग्रेषित किया जाता है (जो अतिरिक्त पिन की कीमत पर घड़ी की वसूली को सरल बनाता है)। लिंक परत 80-बिट फ़्लिट भेजने और प्राप्त करने के लिए ज़िम्मेदार है। प्रत्येक फ़्लिट को भौतिक परत में चार 20-बिट फ़िट के रूप में भेजा जाता है। प्रत्येक फ़्लिट में लिंक परत ट्रांसमीटर द्वारा उत्पन्न एक 8-बिट सी. आर. सी. और एक 72-बिट पेलोड होता है। यदि लिंक लेयर रिसीवर सी. आर. सी. त्रुटि का पता लगाता है, तो रिसीवर जोड़ी के रिटर्न लिंक पर एक फ़्लिट के माध्यम से ट्रांसमीटर को सूचित करता है और ट्रांसमीटर फ़्लिट को फिर से भेजता है। लिंक परत प्राप्तकर्ता के बफर को ओवरफ्लो होने से रोकने के लिए क्रेडिट/डेबिट योजना का उपयोग करके प्रवाह नियंत्रण को लागू करती है। लिंक परत संदेश के छह अलग-अलग वर्गों का समर्थन करती है ताकि उच्च परतों को मुख्य रूप से कैश सुसंगतता के रखरखाव के लिए गैर-डेटा संदेशों से डेटा फ़्लिट को अलग करने की अनुमति मिल सके। क्विकपाथ वास्तुकला के जटिल कार्यान्वयन में, लिंक परत को विभिन्न वर्गों के लिए अलग-अलग प्रवाह और प्रवाह नियंत्रण बनाए रखने के लिए कॉन्फ़िगर किया जा सकता है। यह स्पष्ट नहीं है कि एकल-प्रोसेसर और दोहरे-प्रोसेसर कार्यान्वयन के लिए इसकी आवश्यकता है या इसे लागू किया गया है। राउटिंग परत एक 72-बिट इकाई भेजती है जिसमें एक 8-बिट हेडर और एक 64-बिट पेलोड होता है। हेडर में गंतव्य और संदेश का प्रकार होता है। जब राउटिंग परत एक इकाई प्राप्त करती है, तो यह निर्धारित करने के लिए अपनी राउटिंग तालिकाओं की जांच करती है कि क्या इकाई अपने गंतव्य तक पहुँच गई है। यदि ऐसा है तो इसे अगली-ऊँची परत तक पहुँचाया जाता है। यदि नहीं, तो इसे सही आउटबाउंड क्यू. पी. आई. पर भेजा जाता है। केवल एक क्यू. पी. आई. वाले उपकरण पर, रूटिंग परत न्यूनतम होती है। अधिक जटिल कार्यान्वयन के लिए, रूटिंग परत की रूटिंग टेबल अधिक जटिल होती हैं, और विफल क्यू. पी. आई. लिंक से बचने के लिए गतिशील रूप से संशोधित की जाती हैं। परिवहन परत परिवहन परत की आवश्यकता नहीं है और उन उपकरणों में मौजूद नहीं है जो केवल बिंदु-से-बिंदु कनेक्शन के लिए हैं। इसमें कोर आई7 भी शामिल है। परिवहन परत अन्य उपकरणों पर अपने साथियों से क्यू. पी. आई. नेटवर्क में डेटा भेजती और प्राप्त करती है जो सीधे जुड़े नहीं हो सकते हैं (यानी, डेटा को एक मध्यवर्ती उपकरण के माध्यम से रूट किया गया हो सकता है।) परिवहन परत सत्यापित करती है कि डेटा पूरा हो गया है, और यदि नहीं, तो यह अपने सहकर्मी से पुनः प्रसारण का अनुरोध करती है। प्रोटोकॉल परत उपकरण की ओर से पैकेट भेजती और प्राप्त करती है। एक विशिष्ट पैकेट एक मेमोरी कैश पंक्ति है। प्रोटोकॉल परत प्रासंगिक संदेशों को भेजकर और प्राप्त करके कैश सुसंगतता के रखरखाव में भी भाग लेती है। यह भी देखें इलास्टिक इंटरफेस बस फ्रंट-साइड बस हाइपरट्रांसपोर्ट डिवाइस बैंडविड्थ की सूची पीसीआई एक्सप्रेस रैपिडआईओ संदर्भ बाहरी लिंक इंटेल क्विकपाथ इंटरकनेक्ट इंटेल क्विकपाथ इंटरकनेक्ट अवलोकन (पीडीएफ) इंटेल के नेहालम सीपीयू के बारे में आपको क्या जानने की जरूरत है, आर्स टेक्निका, 9 अप्रैल, 2008, जॉन स्टोक्स द्वारा नेहालम माइक्रोआर्किटेक्चर पर पहली नज़रः क्यूपीआई बस, 2 नवंबर, 2008, इल्या गावरिचेंकोव द्वारा द कॉमन सिस्टम इंटरफेसः इंटेल का फ्यूचर इंटरकनेक्ट, 28 अगस्त, 2007, डेविड कैंटर कंप्यूटर बसों द्वारा क्विकपाथ इंटरकनेक्ट सीरियल बसों