HAL SPARC64
SPARC64 એ એક માઇક્રોપ્રોસેસર છે જે HAL કમ્પ્યુટર સિસ્ટમ્સ દ્વારા વિકસાવવામાં આવ્યું છે અને ફુજીત્સુ દ્વારા બનાવવામાં આવ્યું છે. તે SPARC V9 ઇન્સ્ટ્રક્શન સેટ આર્કિટેક્ચર (ISA) નો અમલ કરે છે, જે આવું કરનાર પ્રથમ માઇક્રોપ્રોસેસર છે. SPARC64 એ HALનું પ્રથમ માઇક્રોપ્રોસેસર હતું અને SPARC64 બ્રાન્ડમાં પ્રથમ હતું. તે 101 અને 118 મેગાહર્ટઝ પર કામ કરે છે. SPARC64 નો ઉપયોગ ફુજીત્સુ દ્વારા તેમની પ્રણાલીઓમાં સંપૂર્ણપણે કરવામાં આવ્યો હતો; પ્રથમ પ્રણાલીઓ, ફુજીત્સુ HALstation મોડલ 330 અને મોડલ 350 વર્કસ્ટેશનની ઔપચારિક જાહેરાત સપ્ટેમ્બર 1995માં કરવામાં આવી હતી અને બે વર્ષ પછી ઓક્ટોબર 1995માં રજૂ કરવામાં આવી હતી. તે 1996માં SPARC64 II (અગાઉ SPARC64 + તરીકે જાણીતું હતું) દ્વારા સફળ થયું હતું. SPARC64 એ એક સુપરસ્કેલર માઇક્રોપ્રોસેસર છે જે ચક્ર દીઠ ચાર સૂચનાઓ જારી કરે છે અને તેમને ક્રમની બહાર ચલાવે છે. તે એક મલ્ટીચિપ ડિઝાઇન છે, જેમાં સાત ડાઈનો સમાવેશ થાય છેઃ એક સીપીયુ ડાઈ, એમએમયુ ડાઈ, ચાર કેચે ડાઈ અને એક ક્લોક ડાઈ. CPU ડાઇમાં મોટાભાગના તર્ક, તમામ અમલ એકમો અને સ્તર 0 (L0) સૂચના કેશનો સમાવેશ થાય છે. અમલીકરણ એકમોમાં બે પૂર્ણાંક એકમો, સરનામાં એકમો, ફ્લોટિંગ-પોઇન્ટ એકમો (એફપીયુ), મેમરી એકમોનો સમાવેશ થાય છે. એફપીયુ હાર્ડવેરમાં ફ્યુઝ્ડ મલ્ટિપ્લાય એડ (એફએમએ) એકમ અને વિભાજન એકમ હોય છે. પરંતુ એફ. એમ. એ. સૂચનાઓ ખરેખર SPARC64 VI ની જેમ જ જોડાયેલી છે (એટલે કે, એક જ ગોળાકાર સાથે). એફ. એમ. એ. એકમ પાઇપલાઇન્ડ છે અને તેમાં ચાર-ચક્ર વિલંબતા અને એક-ચક્ર-થ્રુપુટ છે. વિભાજન એકમ પાઇપલાઇન્ડ નથી અને તેમાં નોંધપાત્ર રીતે લાંબી વિલંબતા છે. L0 સૂચના કેશની ક્ષમતા 4 KB છે, તે ડાયરેક્ટ-મેપ કરેલ છે અને તેમાં એક-ચક્ર વિલંબતા છે. સીપીયુ ડાઈ CACHE સાથે જોડાયેલ છે અને એમએમયુ દસ 64-બીટ બસો દ્વારા મરી જાય છે. વર્ચ્યુઅલ સરનામાંઓ ધરાવતી ચાર એડ્રેસ બસો દરેક કેશ મૃત્યુ તરફ દોરી જાય છે. બે ડેટા બસો રજિસ્ટર ફાઇલમાંથી બે CACHE ડાઇઝ પર ડેટા લખે છે જે ડેટા કેશનો અમલ કરે છે. ચાર બસો, દરેક CACHEમાંથી એક મૃત્યુ પામે છે, CPUને માહિતી અથવા સૂચનાઓ પહોંચાડે છે. CPU ડાઈમાં 27 લાખ ટ્રાન્ઝિસ્ટર હોય છે, 297 mm2 વિસ્તાર માટે 17.53 mm બાય 16.92 mm ના પરિમાણો હોય છે અને તેમાં 817 સિગ્નલ બમ્પ્સ અને 1,695 પાવર બમ્પ્સ હોય છે. એમએમયુ ડાઇમાં મેમરી મેનેજમેન્ટ યુનિટ, કેશ કંટ્રોલર અને બાહ્ય ઇન્ટરફેસનો સમાવેશ થાય છે. SPARC64 મેમરી અને ઇનપુટ/આઉટપુટ (I/O) માટે અલગ ઇન્ટરફેસ ધરાવે છે. મેમરીને ઍક્સેસ કરવા માટે વપરાતી બસ 128 બિટ્સ પહોળી છે. સિસ્ટમ ઇન્ટરફેસ એ HAL I/O (HIO) બસ છે, જે 64-બીટ એસિંક્રોનસ બસ છે. એમએમયુનો ડાઇ વિસ્તાર 163 એમ. એમ. 2 છે. કેશ ડાયસ ફોર ડાયસ સ્તર 1 (L1) સૂચના અને ડેટા કેશનો અમલ કરે છે, જેમાં દરેક માટે બે ડાયસની જરૂર પડે છે. બંને કેશની ક્ષમતા 128 KB છે. બંને કેશ માટે વિલંબતા ત્રણ ચક્ર છે, અને કેશ ફોર-વે સેટ એસોસિએટિવ છે. ડેટા કેશ ભૂલ સુધારણા કોડ (ECC) અને સમાનતા દ્વારા સુરક્ષિત છે. તે 128-બાઈટના રેખાના કદનો ઉપયોગ કરે છે. દરેક CACHE ડાઇ 64 KB કેશ અને કેશ ટેગનો એક ભાગ લાગુ કરે છે. કેશ ડાઈમાં 43 લાખ ટ્રાન્ઝિસ્ટર હોય છે, જેનું પરિમાણ 14 મીમી બાય 10.11 મીમી હોય છે, જ્યારે ડાઈનું ક્ષેત્રફળ 142 મીમી2 હોય છે. તેમાં 1,854 સોલ્ડર બમ્પ્સ છે, જેમાંથી 446 સિગ્નલ અને 1408 પાવર છે. ભૌતિક SPARC64માં 21.9 મિલિયન ટ્રાન્ઝિસ્ટરનો સમાવેશ થતો હતો. તે ફુજીત્સુ દ્વારા તેમની CS-55 પ્રક્રિયા, 0.40 માઇક્રોન, ચાર સ્તરની ધાતુ પૂરક ધાતુ-ઓક્સાઇડ-અર્ધચાલક (CMOS) પ્રક્રિયામાં બનાવવામાં આવી હતી. સાત ડાઈને લંબચોરસ સિરામિક મલ્ટી-ચિપ મોડ્યુલ (એમસીએમ) માં પેક કરવામાં આવે છે, જે સોલ્ડર બમ્પ્સ સાથે એમસીએમની નીચેની બાજુ સાથે જોડાયેલા હોય છે. એમસીએમમાં 565 પિન હોય છે, જેમાંથી 286 સિગ્નલ પિન અને 218 પાવર પિન હોય છે, જે પિન ગ્રીડ એરે (પીજીએ) તરીકે ગોઠવાયેલી હોય છે. એમસીએમ પાસે વિશાળ બસો છે જે સાત ડાઇને જોડે છે. SPARC64 II (SPARC64 +) એ SPARC64નો વધુ વિકાસ હતો. તે બીજી પેઢીનું SPARC64 માઇક્રોપ્રોસેસર છે. તે 141 અને 161 મેગાહર્ટઝ પર કાર્યરત હતું. તેનો ઉપયોગ ફુજીત્સુ દ્વારા તેમના એચએએલસ્ટેશન મોડલ 375 (141 મેગાહર્ટઝ) અને મોડલ 385 (161 મેગાહર્ટઝ) વર્કસ્ટેશનમાં કરવામાં આવ્યો હતો, જે અનુક્રમે નવેમ્બર 1996 અને ડિસેમ્બર 1996માં રજૂ કરવામાં આવ્યા હતા. SPARC64 II પછી 1998માં SPARC64 III આવ્યું હતું. SPARC64 II નવી પ્રક્રિયા અને સર્કિટ ફેરફારો દ્વારા સક્ષમ ઉચ્ચ ઘડિયાળ આવર્તનને કારણે ઉચ્ચ પ્રદર્શન ધરાવે છે; અને નીચેના માઇક્રોઆર્કિટેક્ચર સુધારાઓને કારણે ચક્ર દીઠ ઉચ્ચ સૂચનો (આઈ. પી. સી.) ની ગણતરીઃ સ્તર 0 (L0) સૂચના કેશની ક્ષમતા બમણી કરીને 8 KB કરવામાં આવી હતી. ભૌતિક રજિસ્ટરની સંખ્યા 116થી વધારીને 128 કરવામાં આવી હતી અને રજિસ્ટર ફાઇલોની સંખ્યા ચારથી વધારીને પાંચ કરવામાં આવી હતી. શાખા ઇતિહાસ કોષ્ટકની એન્ટ્રીઓની સંખ્યા બમણી કરીને 2,048 કરવામાં આવી હતી. તે ફુજીત્સુ દ્વારા તેમની CS-60 પ્રક્રિયા, 0.35 માઇક્રોન, પાંચ સ્તરની ધાતુ CMOS પ્રક્રિયામાં બનાવવામાં આવી હતી. નવી પ્રક્રિયાએ ડાઈનું ક્ષેત્રફળ ઘટાડ્યું હતું, જેમાં સીપીયુ ડાઈનું માપ 202 એમએમ2, એમએમયુ ડાઈનું માપ 103 એમએમ2 અને સીએસીએચઈ ડાઈનું માપ 84 એમએમ2 હતું. એસ. પી. એ. આર. સી. 64 જી. પી. એ એચ. એ. એલ. અને ફુજીત્સુ દ્વારા વિકસાવવામાં આવેલા સંબંધિત માઇક્રોપ્રોસેસરોની શ્રેણી છે જેનો ઉપયોગ ફુજીત્સુ જી. પી. 7000 એફ. અને પ્રાઇમ પાવર સર્વરમાં થાય છે. પ્રથમ SPARC64 જી. પી. એ SPARC64 II નો વધુ વિકાસ હતો. તે ત્રીજી પેઢીનું SPARC64 માઇક્રોપ્રોસેસર હતું અને તે રજૂ કરવામાં આવ્યું તે પહેલાં SPARC64 III તરીકે જાણીતું હતું. SPARC64 જી. પી. 225,250 અને 275 મેગાહર્ટઝની ઘડિયાળ આવર્તન પર કાર્યરત હતી. તે મલ્ટીપ્રોસેસિંગને ટેકો આપનાર એચ. એ. એલ. નું પ્રથમ માઇક્રોપ્રોસેસર હતું. મુખ્ય સ્પર્ધકો એચ. પી. પી. એ-8500, આઇ. બી. એમ. પાવર3 અને સન અલ્ટ્રાસ્પાર્ક II હતા. SPARC64 જી. પી. ને જુલાઈ 1997માં ટેપ કરવામાં આવ્યું હતું. તેની જાહેરાત 11 એપ્રિલ 1998ના રોજ કરવામાં આવી હતી, જેમાં 225 અને 250 મેગાહર્ટઝ આવૃત્તિઓ ડિસેમ્બર 1998માં રજૂ કરવામાં આવી હતી. 275 મેગાહર્ટઝ વર્ઝન માર્ચ 1999માં રજૂ કરવામાં આવ્યું હતું. તે SPARC64 II નું સિંગલ-ડાઇ અમલીકરણ હતું, જે ફેરફારો સાથે સંકલિત હતું, CPU ડાઇ અને ચારમાંથી બે CACHE ડાઇ થાય છે. માઇક્રોઆર્કિટેક્ચરમાં અસંખ્ય ફેરફારો અને સુધારાઓ કરવામાં આવ્યા હતા, જેમ કે એમ. એમ. યુ. ને બદલવું અને અલ્ટ્રા પોર્ટ આર્કિટેક્ચરનો ઉપયોગ કરીને નવું સિસ્ટમ ઇન્ટરફેસ. તેમાં શાખાની આગાહીમાં સુધારો થયો હતો, ઘડિયાળની આવર્તનમાં સુધારો કરવા માટે એક વધારાનો પાઇપલાઇન તબક્કો અને બીજો એફ. પી. યુ. જે સૂચનાઓ ઉમેરી અને બાદ કરી શકે છે. ડાઇ વિસ્તાર બચાવવા માટે પ્રથમની નકલને બદલે ઓછી કાર્યક્ષમતાનું એફપીયુ ઉમેરવામાં આવ્યું હતું; બીજું એફપીયુ પ્રથમના અડધા કદનું છે. તેમાં તમામ સૂચનાઓ માટે ત્રણ ચક્રની વિલંબતા છે. જટિલ SPARC64 II મેમરી મેનેજમેન્ટ યુનિટ (એમએમયુ) ને એક સરળ એકમ સાથે બદલવામાં આવ્યું હતું જે સોલારિસ ઓપરેટિંગ સિસ્ટમ સાથે સુસંગત છે. અગાઉ, SPARC64 સિસ્ટમો SPARC64/OS ચલાવતી હતી, જે HAL દ્વારા વિકસાવવામાં આવેલ સોલારિસનું વ્યુત્પન્ન હતું જે SPARC64ને ટેકો આપતું હતું. ડાઇ વિસ્તાર ઘટાડવા માટે L1 કેશની ક્ષમતાને 128 KBથી ઘટાડીને 64 KB કરવામાં આવી હતી (આ જ કારણ છે કે ચારમાંથી માત્ર બે CACHE ડાઇને SPARC64 IIમાંથી સંકલિત કરવામાં આવ્યા હતા). 1 થી 16 એમબીની ક્ષમતા ધરાવતી મોટી બાહ્ય એલ 2 કેશની જોગવાઈ દ્વારા સંકળાયેલ કામગીરીની ખોટ ઘટાડવામાં આવી હતી. એલ2 કેશને સમર્પિત 128-બીટ ડેટા બસ સાથે એક્સેસ કરવામાં આવે છે જે માઇક્રોપ્રોસેસરની સમાન અથવા અડધી ઘડિયાળની આવર્તન પર કાર્ય કરે છે. L2 કેશ સમાવિષ્ટ છે, એટલે કે તે L1 કેશનો સુપર-સેટ છે. L1 અને L2 કેશ બંને પાસે તેમનો ડેટા ECC દ્વારા સુરક્ષિત છે અને તેમના ટૅગ્સ સમાનતા દ્વારા સુરક્ષિત છે. SPARC64 II ના માલિકીના સિસ્ટમ ઇન્ટરફેસને અલ્ટ્રા પોર્ટ આર્કિટેક્ચર સાથે સુસંગત એક દ્વારા બદલવામાં આવ્યું હતું. આનાથી SPARC64 III સન માઇક્રોઇલેક્ટ્રોનિક્સના ચિપસેટનો ઉપયોગ કરી શક્યું. સિસ્ટમ બસ માઇક્રોપ્રોસેસરની અડધા, ત્રીજા, ચોથા અથવા પાંચમા આવર્તન પર કામ કરે છે, મહત્તમ 150 મેગાહર્ટઝ સુધી. તેમાં 1.6 કરોડ ટ્રાન્ઝિસ્ટર હતા, જેમાંથી 1.6 કરોડ તર્ક માટે અને 1.6 કરોડ કેશ અને ટીએલબીમાં સમાયેલ છે. ડાઇનો વિસ્તાર 210 મીમી 2 છે. તે ફુજીત્સુ દ્વારા તેમની CS-70 પ્રક્રિયા, 0.24 માઇક્રોન, પાંચ સ્તરની ધાતુ, CMOS પ્રક્રિયામાં બનાવવામાં આવી હતી. તે 957-પેડ ફ્લિપ-ચિપ લેન્ડ ગ્રીડ એરે (એલજીએ) પેકેજમાં 42.5 મીમી બાય 42.5 મીમીના પરિમાણો સાથે પેક કરવામાં આવે છે. 957 પેડમાંથી 552 સિગ્નલ માટે અને 405 પાવર અને ગ્રાઉન્ડ માટે છે. આંતરિક વોલ્ટેજ 2.5 V છે, I/O વોલ્ટેજ 3.3 V છે. 275 MHz પર 60 W નો મહત્તમ વીજ વપરાશ. અલ્ટ્રા પોર્ટ આર્કિટેક્ચર (યુપીએ) સંકેતો વિભેદક ઘડિયાળ સંકેતોને બાદ કરતાં 3.3 વી લો વોલ્ટેજ ટ્રાન્ઝિસ્ટર ટ્રાન્ઝિસ્ટર લોજિક (એલવીટીટીએલ) સ્તરો સાથે સુસંગત છે, જે 3.3 વી સ્યુડો એમિટર કપલ્ડ લોજિક (પીઇસીએલ) સ્તરો સાથે સુસંગત છે. બીજી અને ત્રીજી SPARC64 જી. પી. ચોથી પેઢીના SPARC64 માઇક્રોપ્રોસેસર્સ છે. બીજો SPARC64 જી. પી. પ્રથમનો વધુ વિકાસ હતો અને તે 400 થી 563 મેગાહર્ટઝ પર કાર્યરત હતો. 400 અને 450 મેગાહર્ટઝ પર કાર્યરત પ્રથમ આવૃત્તિઓ 1 ઓગસ્ટ 2000ના રોજ રજૂ કરવામાં આવી હતી. તેમાં મોટી L1 સૂચના અને ડેટા કેશ હતી, દરેકની ક્ષમતા બમણી થઈને 128 KB થઈ ગઈ હતી; 16,384 એન્ટ્રીઓ ધરાવતી મોટી BHTના પરિણામે વધુ સારી શાખા આગાહી; વિઝ્યુઅલ ઇન્સ્ટ્રક્શન સેટ (VIS) માટે સપોર્ટ; અને ડબલ ડેટા રેટ (DDR) SRAMથી બનેલી L2 કેશ. તેમાં 30 મિલિયન ટ્રાન્ઝિસ્ટર હતા અને ફુજીત્સુ દ્વારા તેમની CS80 પ્રક્રિયામાં બનાવવામાં આવ્યા હતા, જે તાંબાના ઇન્ટરકનેક્ટના છ સ્તરો સાથે 0.18 માઇક્રોન CMOS પ્રક્રિયા છે. તેમાં 1.8 V આંતરિક વીજ પુરવઠો અને I/O માટે 2.5 અથવા 3.3 V વીજ પુરવઠાનો ઉપયોગ કરવામાં આવ્યો હતો. તેને 1,206-સંપર્ક બોલ ગ્રીડ એરે (બીજીએ) માં પેક કરવામાં આવ્યું હતું, જેનું માપ 37.5 મીમી બાય 37.5 મીમી હતું. 1, 206 સંપર્કોમાંથી 552 સંકેતો છે અને 405 પાવર અથવા ગ્રાઉન્ડ છે. ત્રીજું SPARC64 જી. પી. માઇક્રોઆર્કિટેક્ચરની દ્રષ્ટિએ બીજા જેવું જ હતું. તે 600 થી 810 મેગાહર્ટઝ પર કાર્યરત હતું. પ્રથમ આવૃત્તિઓ 2001 માં રજૂ કરવામાં આવી હતી. 700, 788 અને 810 મેગાહર્ટઝ આવૃત્તિઓ 17 જુલાઈ 2002ના રોજ રજૂ કરવામાં આવી હતી. તે ફુજીત્સુ દ્વારા તેમની 0.15 માઇક્રોન CS85 પ્રક્રિયામાં તાંબાના ઇન્ટરકનેક્ટના છ સ્તરો સાથે બનાવવામાં આવ્યું હતું. તેમાં 1.5 V આંતરિક વીજ પુરવઠો અને I/O માટે 1.8 અથવા 2.5 V વીજ પુરવઠાનો ઉપયોગ કરવામાં આવ્યો હતો. SPARC64 V પણ જુઓ (આ લેખ SPARC64 V +, VI, VII, VII +, VIIIfx, IXfx, X, X +, અને XIfx ને પણ આવરી લે છે) નોંધો સંદર્ભો કોમ્પ્યુટરગ્રામ (11 માર્ચ 1994). ["એચએએલને ફુજીત્સુથી પ્રથમ 64-બીટ SPARC સિલિકોન મળે છે"]. કમ્પ્યુટર વ્યવસાય સમીક્ષા. કોમ્પ્યુટરગ્રામ (19 સપ્ટેમ્બર 1995). ["એચ. એ. એલ. આખરે 64-બીટ એચ. એ. એલ. સ્ટેશન લાઇન સાથે બજારમાં આવે છે"]. કમ્પ્યુટર વ્યવસાય સમીક્ષા. ફુજીત્સુ લિમિટેડ (17 જુલાઈ 2002). ફુજીત્સુના પ્રાઈમ પાવર સર્વરોને વધુ એક મોટી કામગીરીમાં વધારો મળે છે. (અખબારી યાદી). ફુજીત્સુ લિમિટેડ (17 જુલાઈ 2002). SPARC64 GP 400-810 MHz ટેકનિકલ સારાંશ. એચએએલ કમ્પ્યુટર સિસ્ટમ્સ. SPARC64. એચએએલ કમ્પ્યુટર સિસ્ટમ્સ (14-15 ઓગસ્ટ 1995). SPARC64 +: HALનું સેકન્ડ જનરેશન 64-બીટ SPARC પ્રોસેસર. હોટ ચિપ્સ VII. એચ. એ. એલ. કમ્પ્યુટર સિસ્ટમ્સ (29 એપ્રિલ 1999). SPARC64 I ઉત્પાદન ઝાંખી. એચ. એ. એલ. કમ્પ્યુટર સિસ્ટમ્સ (29 એપ્રિલ 1999). SPARC64 II ઉત્પાદન ઝાંખી. એચ. એ. એલ. કમ્પ્યુટર સિસ્ટમ્સ (29 એપ્રિલ 1999). SPARC64 III ઉત્પાદન ઝાંખી. ગ્વેનપ, લિનલી (6 માર્ચ 1995). "HAL મલ્ટીશિપ SPARC પ્રોસેસરનો ખુલાસો કરે છે". માઇક્રોપ્રોસેસર અહેવાલ. સોંગ, પીટર (8 ડિસેમ્બર 1997). "HAL પેક કરે છે SPARC64; સિંગલ ચિપ પર". માઇક્રોપ્રોસેસર અહેવાલ. ફુજીત્સુ માઇક્રોપ્રોસેસર્સ SPARC માઇક્રોપ્રોસેસર્સ સુપરસ્કેલર માઇક્રોપ્રોસેસર્સ