파워VR
PowerVR 칩셋은 3D 처리에 타일 기반 지연된 렌더링(Tile-based deferred rendering, TBDR)을 사용한다. 폴리곤을 생성하는 프로그램이 드라이버에 삼각형 정보를 전달해 주면, 드라이버에서는 메모리에 연속된 삼각형이나 인덱스 형식으로 저장한다. 다른 아키텍처와는 다르게, 현재 비디오 프레임에 사용되는 모든 폴리곤 정보가 도착하기 전까지 렌더링이 실행되지 않는다. 또한, 가능한 경우 각각 픽셀에서 어떤 표면이 보이는지를 결정하기 전까지 텍스처와 셰이딩 작업이 지연된다. 지연된 렌더링은 이러한 아키텍처를 이야기한다.
FPGA
일반적인 설계 흐름에서 FPGA 응용 개발자는 설계과정을 거치며 여러 단계에서 설계를 시뮬레이션할 것이다. 초기에 VHDL이나 Verilog (베릴로그)로 된 RTL 기술은 시스템을 시뮬레이션하고 결과를 관측하기 위해 생성된 테스트 벤치에 따라 시뮬레이션한다. 그런 다음 합성 엔진은 설계를 넷리스트에 매핑한후 넷리스트는 게이트 수준 기술로 번역하며 시뮬레이션은 합성을 진행하는 중에 오류가 없는지 확인을 되풀이한다. 마지막으로 설계는 FPGA에 배치하는 경우에 어떤 지점의 전달 지연은 추가될 수 있고 시뮬레이션은 이런 값을 넷리스트에 기록하여 다시 실행한다.2005년 후반에 FPGA 시장은 2개의 주된 “일반용” FPGA 제조사와 제공된 특별한 능력으로 구별하는 몇 개의 다른 용도로 거의 안정되었다.