fr hu hu hu hu hu hu hu hu hu hu ceb hu hu hu hu hu en hu hu hu hu hu hu hu hu hu hu hu en hu en hu en en de de en it it hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu hu en en hu hu hu hu hu en de hu hu en hu hu hu hu hu hu hu hu hu hu hu hu en en en de hu en en kw hu en kw hu en pl en en en hu en hu hu hu en en en en en en en en en en en en en en en en en en hu en en en es en en en en en en en en en hu hu en el hu hu hu hu hu hu hu hu hu hu hu hu
A PA-8000 – a HP jelölésében PCX-U, kódnevén Onyx –, egy PA-RISC 2.0 utasításkészlet-architektúrát (ISA) implementáló mikroprocesszor, amelyet a Hewlett-Packard (HP) fejlesztett ki és gyártott az 1990-es években.[1] A processzor egy új fejlesztés volt, azaz egyetlen áramkört sem származtattak vagy vettek át az előző PA-RISC mikroprocesszorokból. A PA-8000 1995. november 2-án volt bemutatva, a Precision RISC Organization (PRO) szervezet tagjainak számára történő szállítások megkezdésével.[2] Ezt a processzort kizárólag a PRO tagjai használták és nem került kereskedelmi forgalomba. Minden ezt követő PA-8x00 processzor (a PA-8200-tól a PA-8900-ig, ezek részletesebb leírását ld. alább) az alapvető PA-8000 processzormagon alapulnak.
A PA-8000-est a következő termékekben alkalmazták:
a HP HP 9000 munkaállomásai és szerverei
Stratus Computer Continuum hibatűrő szerverek
1.3 A dekódolás és az utasítás-átrendező puffer
A PA-8000 egy négyutas szuperskalár mikroprocesszor, amely az utasítássorozatot sorrendtől eltérő (out-of-order) és spekulatív módon hajtja végre.[1][3] Ezek a jellemzők újdonságok az architektúra fejlődésének történetében, az előző PA-RISC megvalósításokban még nem szerepeltek; ezáltal a PA-8000 az első olyan PA-RISC CPU, ami megtörte a tradíciót, amelyben a nagy teljesítményt egyszerű felépítésű és magas órajelfrekvenciájú mikroarchitektúrával igyekeztek elérni.[4]
A PA-8000-nek négy fokozatú előfeldolgozó rendszere van (front-end). Az első két fokozatban négy utasítás lehívását végzi el az utasításlehívó egység (instruction fetch unit, IFU).[4] Az IFU tartalmazza a programszámlálót, az elágazástörténet-táblát (BHT), az elágazási célcím-gyorsítótárat (BTAC) és egy négy bejegyzéses translation lookaside buffer-t, azaz címfordító gyorsítótárat.[1][4] A TLB a virtuális címek az utasítás-gyorsítótár elérésére szolgáló fizikai címekké való konvertálásában (címfordítás) játszik szerepet. TLB tévesztés esetén a fordítási kérelem a fő TLB-hez kerül.[1]
A PA-8000 az elágazások kezelésében elágazás-előrejelzést alkalmaz, statikus vagy dinamikus módszereket használva.[1] Hogy melyik módszert használja a PA-8000, azt egy bit választja a ki minden egyes TLB bejegyzésben. A statikus előrejelzés azt feltételezi, hogy a visszafelé való ugrások többsége bekövetkezik és az előre-ugrások nem következnek be. A statikus előrejelzés az elágazások kimenetelére vonatkozó jóslatok javítására még a fordítóprogram által az utasításokba elhelyezett tippeket is vizsgálja.[1][4]
A dinamikus előrejelzés az elágazás feljegyzett történetét használja annak eldöntésére, hogy az bekövetkezik-e vagy sem. Az elágazások történetét leíró információt egy táblázatban tárolja a processzor, ez az elágazástörténeti tábla (branch history table, BHT). A BHT 256 bejegyzést tartalmaz, és minden bejegyzése egy 3 bites léptetőregiszter. A PA-8000 az elágazások eredményének jóslásához egy egyszerű többségi szavazási algoritmust használ: egy elágazás bekövetkezik, ha a három bit többsége be van állítva, és nem következik be, ha azok üresek.[1] Egy rosszul előrejelzett elágazás öt ciklusos késleltetést okoz (büntetés).[4] A BHT bejegyzést akkor frissíti a processzor, mikor az adott elágazás kimenetele ismertté válik. A PA-8000 utasításciklusonként két elágazást képes végrehajtani, azonban csak az egyik kimenetel-eseményt jegyzi fel, mivel a konstrukció egyszerűsítése miatt csak egy egyportos BHT-t valósítottak meg.[3]
A PA-8000-ben a pontosan előrejelzett elágazások egy kétciklusos „buborékot” képeznek az utasítássorban, mert az elágazás célcímét ki kell számítani, mielőtt az el lesz küldve az utasítás-gyorsítótárnak.[4] Az ilyen buborékok előfordulásának csökkentése érdekében a PA-8000 egy 32 bejegyzéses teljesen asszociatív BTAC (branch target address cache) tárat használ. A BTAC az elágazás célcímeit gyorsítótárazza. Mikor ugyanazzal az elágazással találkozik, és az bekövetkezőnek van jósolva, a címet azonnal elküldi az utasítás-gyorsítótárnak, lehetővé téve a lehívás késedelem nélküli elkezdését.[1]
A BTAC hatékonyságának maximalizálása érdekében, csak a jósolt és bekövetkezett elágazások célcímei vannak gyorsítótárazva. Ha egy elágazás a jóslat szerint nem következik be, de a célcíme benne van a BTAC gyorsítótárban, akkor a bejegyzése törlődik. Abban az esetben, ha a BTAC betelik és egy új bejegyzést kell beírni, a kicserélendő bejegyzés kiválasztása egy ciklikus cserestratégia alkalmazásával történik.[1]
Az utasítás-gyorsítótár külső elhelyezésű, és 256 KiB-tól 4 MiB-ig terjedő méretű tárakat támogat. Az utasítások elődekódolása még a gyorsítótárba kerülésük előtt megtörténik, minden utasításhoz öt kiegészítő bit hozzáadásával. Ezek a bitek csökkentik az időt, amely az utasítás dekódolásához szükséges később a futószalagon. Az utasítás-gyorsítótár közvetlen leképzésű, ezzel a csoport-asszociatív gyorsítótárak bonyolultságát kerülték el a tervezők, és hozzáférése egy 148 bites sínen keresztül történik. A gyorsítótár címkéi szintén külső elhelyezkedésűek. Szinkron SRAM-okkal (SSRAM) épül fel.
A dekódolás és az utasítás-átrendező pufferSzerkesztés
A harmadik fokozatban történik az utasítások dekódolása. A negyedik fokozatban, az utasítás-átrendező pufferbe kerülnek (IRB). Az IRB célja a regiszterátnevezés megvalósítása, a sorrenden kívüli végrehajtás, a spekulatív végrehajtás vezérlése, és ez az egység biztosít átmeneti tárolóhelyet az utasítások számára, míg azok végrehajtása befejeződik. Az IRB dönti el, mely utasítások lesznek kibocsátva az ötödik fokozatban.
Az IRB két pufferből áll, egy az egész típusú és lebegőpontos utasítások, a másik a betöltő és tároló utasítások számára. Egyes utasítások mindkét pufferbe bekerülnek. Ilyen utasítások például az elágazások és bizonyos rendszerutasítások. A pufferek 28 bejegyzést tartalmaznak. Minden puffer ciklusonként legfeljebb négy utasítást fogadhat be és ciklusonként legfeljebb két utasítást bocsáthat ki a funkcionális egységekhez.
A hatodik fokozatban kezdődik az utasítások végrehajtása, amire tíz funkcionális egység szolgál. A szorzást kivéve az egész utasítások végrehajtását két aritmetikai-logikai egység (ALU) és két léptető-összefésülő egység végzi. Minden, ezekben az egységekben végrehajtott utasításnak egyciklusos késleltetése van és ezek eredménye a hetedik fokozatban íródik vissza a kijelölt célregiszterbe.
A lebegőpontos utasítások és az egész/fixpontos szorzás utasítások végrehajtása két összevont szorzás-összeadás (FMAC) egység és két osztó-négyzetgyökvonó egység használatával történik. Az FMAC egységek futószalagosak és három ciklusos késleltetéssel rendelkeznek. A szorzás a hatodik fokozatban, az összeadás a hetedik fokozatban, a kerekítés a nyolcadik fokozatban, a visszaírás pedig a kilencedik fokozatban hajtódik végre. Nincs kerekítés a szorzás és összeadási fázisok között. Az FMAC egységek különálló szorzó és összeadó utasításokat is végrehajtanak, melyeknek szintén három ciklusos késleltetésük van, mind az egyszeres pontosságú, mind a duplapontosságú változatoknál. Az osztó-négyzetgyökvonó egységek nem futószalagosak és 17 ciklusos késleltetése van. Ezek felé órajelciklusonként egy utasítás bocsátható ki, a regiszterport-korlátozások miatt, de képesek egymással és az FMAC egységekkel párhuzamosan működni.
Az egész típusú és a lebegőpontos betöltő és tároló utasításokat két dedikált címösszeadó hajtja végre.
A translation lookaside buffer egy címfordító gyorsítótár: 96 bejegyzést tartalmaz, két porttal van ellátva és teljesen asszociatív. Ciklusonként két virtuális cím fordítására képes. Ez a TLB fordítja a címeket mind az utasítások, mind az adatok számára. Mikor az IFU[5] TLB-je téveszt, ez a TLB biztosítja számára a fordítást. A betöltés és tárolás céljaira szolgáló fordítás nagyobb prioritással bír, mint az egyéb utasításoké. A TLB bejegyzései memórialapokra képezhetők le, amelyek mérete 4 KiB és 16 MiB között változhat, a négy hatványainak megfelelő lépésekben.
A PA-8000 egy maximálisan 4 MiB kapacitású adat-gyorsítótárral rendelkezik. Az adat-gyorsítótár két porttal van ellátva, így két írás vagy olvasás hajtható végre minden ciklus alatt. A gyorsítótár két portja valójában két gyorsítótár-bankkal van megvalósítva, ami így nem „valódi” kétportos megoldás, mert ha két olvasás vagy írás egyszerre ugyanarra a bankra hivatkozik, akkor konfliktus lép fel és csak egy művelet hajtható végre. A hozzáférés két 64 bites sínen keresztül történik, minden bankhoz egy sín van rendelve. A gyorsítótár címkéi külső elhelyezkedésűek, azaz egy külső memóriában tárolódnak. A gyorsítótár címkéinek két másolata van, ami lehetővé teszi a bankok független elérését. Az adat-gyorsítótár közvetlen leképzésű, ugyanúgy, mint az utasítás-gyorsítótár. SRAM-okkal épül fel.
A külső interfész a Runway sín, egy 64 bites multiplexelt üzemmódú cím- és adatsín. A PA-8000 40 bites fizikai címet használ, ami 1 TiB fizikai memória címzésére elegendő.
A PA-8000 3,8 millió tranzisztorból áll, lapkájának mérete 17,68 × 19,10 mm,[6] lapkafelülete 337,69 mm². A HP saját CMOS-14C folyamatával gyártotta, ami a CMOS-14 folyamat kapuméretének 10%-os zsugorításával állt elő.[4] A CMOS-14C folyamat egy 0,5 µm-es, ötrétegű alumínium fémezést alkalmazó CMOS folyamat. A lapkán 704 forrasztási csatlakozó van a jelek számára és 1200 a tápfeszültség és a föld számára. Tokozása 1085 érintkezős flip chip alumínium-oxid kerámia land grid array (LGA).[7] A PA-8000 3,3 V-os tápellátást használ.
A PA-8200 (PCX-U+), kódnevén Vulcan, a PA-8000 továbbfejlesztett változata volt. Az első PA-8200 csipet használó rendszerek 1997 júniusában kezdtek megjelenni. A PA-8200 200-tól 240 MHz-ig terjedő órajelen működött és elsősorban az Alpha 21164-es processzorral versengett. A processzorban végrehajtott fejlesztések az elágazásbecslést és a TLB-t érintették.[3][8] Az elágazás-előrejelzést azzal javították, hogy a BHT bejegyzések számát 1024-re (négyszeresére) növelték, de ez egy kétbites algoritmus használatát tette szükségessé, hogy a megnövelt BHT elférjen a lapkán a környező áramkörök áttervezése nélkül; valamint egy olyan írási sort alkalmaztak, ami lehetővé tette egy helyett két elágazási kimenetel tárolását a BHT-ban.[9] A TLB bejegyzések számát 96 bejegyzésről 120-ra növelték, ami csökkentette a TLB tévesztéseket (találati hibákat). Az órajelfrekvencién szintén javítottak, egy kisebb áramköri áttervezéssel. A PA-8200-as lapka méretében megegyezett a PA-8000-essel, mivel a javítások felhasználták a lapka üres területeit. Ezt a processzort is CMOS-14C folyamattal gyártották.
A PA-8500 (PCX-W), kódnevén Barracuda, a PA-8200 egy továbbfejlesztése. 1998 elején került gyártásba és 1998 végén volt bevezetve/bemutatva a rendszerekben. A sorozatgyártású verziók 300-tól 440 MHz-ig terjedő órajelen működtek, de a processzort 500 MHz-es legmagasabb órajelre tervezték, és valóban voltak is ilyen órajelen működő modellek.[10] A legfigyelemreméltóbb javítások a magasabb működési frekvenciák és az első szintű gyorsítótárak lapkára integrálása voltak.[11] A magasabb működési frekvenciák elérését és az elsődleges gyorsítótáraknak a magot tartalmazó lapkára való integrálását egy 0,25 µm-es folyamatra való áttérés tette lehetővé. A PA-8200-as mag[12] mérete a processzorban 10,8 × 11,4 mm (123,12 mm²) az új folyamatban, felülete kevesebb mint fele a 0,5 µm-es PA-8200-asnak. Ez területet szabadított fel, ami felhasználható volt a gyorsítótárak integrálásához.
A PA-8500-asnak egy 512 KiB-os utasítás-gyorsítótára és egy 1 MiB-os adat-gyorsítótára van. A mikroarchitektúrában egyéb javításokat is végeztek, így a processzor egy nagyobb, 2048 bejegyzéses BHT-t kapott, ami a PA-8200 kapacitásának kétszerese, és egy szintén nagyobb, 160 bejegyzéses TLB-t tartalmaz. A PA-8500 a Runway sín egy új verzióját használja. Az új verzió 125 MHz-en működik és az adatot az órajel felmenő és leszálló élen továbbítja, amivel kétszeres adatátviteli arány érhető el (DDR) és ez elméletileg 240 MT/s vagy 2 GiB/s sávszélességet eredményez. Mivel a Runway sín címek és adatok továbbítására használatos, ezért a gyakorlatban használható sávszélesség a 2 GiB/s-nak csak 80%-a, tehát 1,6 GB/s körüli.
A PA-8500 140 millió tranzisztort tartalmaz, mérete 21,3 × 22,0 mm (468,6 mm²).[10] Az Intel gyártotta 0,25 µm-es CMOS folyamattal, öt rétegű alumínium fémezéssel. A processzor 2,0 V tápellátást igényel. A HP saját maga nem gyártotta a PA-8500-ast, mivel beszüntette gyártóüzemei korszerűsítését, az előző PA-RISC processzorok gyártásánál alkalmazott CMOS-14C eljárásnál újabb folyamatra már nem állította át azokat.
A PA-8500 egy kisebb, 544 érintkezős land grid array (LGA) tokozásban került kiszerelésre, mivel az elsődleges gyorsítótárak lapkára integrálása feleslegessé tette a külső gyorsítótárakkal kommunikáló két 128 bites sínt, így azok érintkezőire nem volt szükség.
A PA-8600 (PCX-W+), kódnevén Landshark, a PA-8500 egy továbbfejlesztett változata. 2000 januárjában mutatták be, a tervezettnél korábban: eredetileg csak 2000 közepén tervezték bevezetni.[13] Ez a PA-8500 „finomhangolt” változata volt, amelyben a magasabb, 480-tól 550 MHz-ig terjedő órajeleken való működést célozták meg. Javítottak a mikroarchitektúrában is, így egy kvázi-legrégebben használt (LRU) kidobási politikát alkalmazó gyorsítótár került bele. Ezt is az Intel gyártotta.
A PA-8700 (PCX-W2), kódnevén Piranha, a PA-8600 egy továbbfejlesztése. 2001 augusztusában vezették be, 625-től 750 MHz-ig terjedő órajeleken működik. A bevezetett fejlesztések között található az előzetes adatbetöltés/korai beolvasás megvalósítása, a kvázi-LRU cserepolitikát alkalmazó adat-gyorsítótár, és a nagyobb, 44 bites fizikai címtartomány bevezetése: ezzel 16 TiB fizikai memória címezhető.[14] A PA-8700-asban az utasítás- és adat-gyorsítótárak méretét is megnövelték 50%-kal: 0,75 MiB és 1,5 MiB méretekre. A PA-8700-ast az IBM Microelectronics[15] gyártotta, 0,18 µm-es szilícium a szigetelőn (silicon on insulator, SOI) CMOS folyamattal, hét rétegű réz fémezéssel és alacsony k együtthatójú dielektrikummal (low-K dielectric).
A PA-8700+ a PA-8700 továbbfejlesztése volt. 2002 közepén vezették be különböző rendszerekben. Működési sebessége 875 MHz.[15]
A PA-8800, kódnevén Mako, a PA-8700 egy továbbfejlesztése.[16] 2004-ben vezették be és a HP C8000 munkaállomásaiban és HP 9000 Superdome szervereiban alkalmazta. 0,8, 0,9 és 1,0 GHz órajelű változatai voltak. A PA-8800 egy kétmagos kialakítás, amely két módosított PA-8700+ mikroprocesszorból áll, egyetlen lapkán összeépítve. A magok mindegyike egy 768 KiB-os utasítás-gyorsítótárat és egy 768 KiB-os adat-gyorsítótárat tartalmaz. Az elsődleges gyorsítótárak kisebbek, mint a PA-8700-as processzorban: csak így volt lehetséges a két magot ugyanazon a lapkán elhelyezni.
A PA-8700-hoz képest a következő továbbfejlesztett tulajdonságokkal rendelkezik: javított elágazásbecslés és egy külső 32 MiB egyesített másodlagos gyorsítótár beépítése. A másodlagos gyorsítótár sávszélessége 10 GiB/s, késleltetése 40 ciklus. Ez a gyorsítótár 4 utas csoport-asszociatív, fizikailag indexelt és fizikailag címkézett, vonalmérete 128 bájt. A csoport-asszociativitást csak a bemeneti/kimeneti csatlakozószám csökkentése miatt választották a tervezők.
Az L2 gyorsítótárat négy 72 Mbit-es (9 MiB-os) ESRAM[17] csippel valósították meg ami a nevével ellentétben egy 1T-SRAM megvalósítás: DRAM memória SRAM interfésszel. Az ehhez való hozzáférést egy lapkára épített vezérlő szabályozza a két mag között, az 1 MiB-os másodlagos gyorsítótár címkéi szintén egy lapkára épített SRAM-ba kerültek, és ezek ECC-vel védettek.[18] A PA-8800 az előoldali sínt ugyanúgy használja, mint a McKinley Itanium mikroprocesszor, amelynek sávszélessége 6,4 GB/s és kompatibilis a HP Itanium csipkészleteivel, mint amilyen például a zx1.
300 millió tranzisztorból áll, amelyből 25 millió alkotja a logikát, mindez egy 23,6 × 15,5 mm (365,8 mm²) méretű lapkán helyezkedik el.[16] Az IBM gyártotta 0,13 µm-es SOI folyamattal, réz fémezéssel és alacsony k együtthatójú dielektrikum alkalmazásával. A PA-8800 keramikus BGA tokozásban készült, a processzor négy ESRAM csippel együtt egy nyomtatott áramköri processzorkártyára szerelve került kiszerelésre, így a korai Itanium mikroprocesszorokhoz hasonló modult alkotott.
A PA-8900, kódnevén Shortfin, a PA-8800 egy származéka. Ez volt az utolsóként kifejlesztett PA-RISC mikroprocesszor. 2005. május 31-én jelent meg az azt használó rendszerekben.[19] HP 9000-es szerverekben és a C8000 munkaállomásokban használták. 0,8, 0,9, 1,0 és 1,1 GHz órajelű változatai vannak. A processzor nem a korábbi PA-8800-as egyszerű kicsinyítése, ahogy azt kezdetben feltételezték. Az L2 gyorsítótár méretét 64 MiB-re növelték, a gyorsítótár alacsonyabb késleltetéssel, jobb hibafelismerési és javítási logikával rendelkezik. A McKinley rendszersínt használja és kompatibilis az Itanium 2 csipkészletekkel, mint amilyen például a HP zx1. A mikroarchitektúrában nem történt változás, de a lebegőpontos egység és lapkára épített gyorsítótár áramkörét áttervezték az energiafogyasztás csökkentése érdekében; ezután a magok disszipációja közelítőleg 35 W 1,0 GHz-en.
↑ a b c d e f g h i Hunt 1995
↑ "HP Announces Release of PA-8000 to PRO Partners".
↑ a b c Scott 1997
↑ a b c d e f g Gwennap 1994
↑ instruction fetch unit, utasításlehívó egység
↑ Gaddis 1996, p. 1697
↑ Kumar, "The HP PA-8000 RISC CPU"
↑ BHT: branch history table, elágazástörténet-tábla
↑ a b Barnes 1999
↑ A PA-8500-as processzor továbbra is PA-8200-as magot tartalmaz
↑ Wermer, "HP's PA-8600 processor earlier to ship than expected".
↑ a b ComputerWire 2002
↑ a b Johnson 2001, p. 1
↑ ESRAM: Enhanced Memory Systems Enhanced SRAM
↑ ECC: error correcting code, ld. Hibajavítás
↑ "HP delivers the last of the PA-RISC processors".
Ez a szócikk részben vagy egészben a PA-8000 című angol Wikipédia-szócikk ezen változatának fordításán alapul. Az eredeti cikk szerkesztőit annak laptörténete sorolja fel. Ez a jelzés csupán a megfogalmazás eredetét jelzi, nem szolgál a cikkben szereplő információk forrásmegjelöléseként.
"HP delivers the last of the PA-RISC processors". (1 June 2005). Computer Business Review.
Barnes, Phillip (26 February 1999). "A 500 MHz 64 bit RISC CPU with 1.5Mbyte on chip Cache". Proceedings of the International Solid State Circuits Conference.
ComputerWire (28 June 2002). "HP readying dual-core PA-8800". The Register.
Gaddis, N.; Lotz, J. (November 1996). "A 64-b quad-issue CMOS RISC microprocessor". IEEE Journal of Solid-State Circuits 31 (11): pp. 1697–1702.
Gwennap, Linley (14 November 1994). "PA-8000 Combines Complexity and Speed". Microprocessor Report, Volume 8, Number 15.
Gwennap, Linley (28 October 1996). "HP Pumps Up PA-8x00 Family". Microprocessor Report, Volume 10, Number 14.
Gwennap, Linley (17 November 1997). "PA-8500's 1.5M Cache Aids Performance". Microprocessor Report.
Hewlett-Packard Company (2 November 1995). HP Announces Release of PA-8000 to PRO Partners. (Press Release)
Hill, J. Michael and Lachman, Jonathan (2000). "A 900MHz 2.25MByte Cache with On Chip CPU - Now in SOI/Cu". 2000 International Solid-State Circuits Conference.
Hunt, D. (1995). "Advanced performance features of the 64-bit PA-8000". Proceedings of CompCon. pp. 123–128.
Johnson, David J. C. (16 October 2001). "HP's Mako Processor". 2001 Microprocessor Forum.
Krewell, Kevin (22 May 2000). "HP Extends PA-RISC With 8700". Microprocessor Report.
Kumar, Ashok (19 August 1996). "The HP PA-8000 RISC CPU". Proceedings of Hot Chips VIII.
Lesartre, Greg; Hunt, Doug (1997). "PA-8500: The Continuing Evolution of the PA-8000 Family". Proceedings of CompCon.
Pountain, Dick (July 1995). "HP's Speedy RISC". Byte.
Scott, Anne P. et al. (August 1997). "Four-Way Superscalar PA-RISC Processors". Hewlett-Packard Journal.
Tsai, Li C. (16 February 2001). "A 1GHz PA-RISC Processor". International Solid State Circuits Conference.
Wermer, Sandra (8 March 1999). "HP's PA-8600 processor earlier to ship than expected". HOISe.
Burch, C. (1997). "PA-8000: a case study in static and dynamic branch prediction". Proceedings of International Conference on Computer Design. pp. 97–105.
Gaddis, N.B. et al. (1996). "A 56-entry instruction reorder buffer". ISSCC Digest of Technical Papers. pp. 212–213, 447.
Heikes, C.; Colon-Bonet, G. (1996). "A dual floating point coprocessor with an FMAC architecture". ISSCC Digest of Technical Papers. pp. 354–355, 472.
Kumar, A. (March 1997). "The HP PA-8000 RISC CPU". IEEE Micro. pp. 27–32.
Lotz, J. et al. (1996). "A quad-issue out-of-order RISC CPU". ISSCC Digest of Technical Papers. pp. 210–211, 446.
Naffzinger, S. (1996). "A sub-nanosecond 0.5 µm 64 b adder design". ISSCC Digest of Technical Papers. pp. 362–363.
PA-8000 PA-RISC Processor OpenPA.net
PA-8200 PA-RISC Processor OpenPA.net
PA-8500 PA-RISC Processor OpenPA.net
PA-8600 PA-RISC Processor OpenPA.net
PA-8700 PA-RISC Processor OpenPA.net
PA-8800 PA-RISC Processor OpenPA.net
PA-8900 PA-RISC Processor OpenPA.net
HP: két vasat a tűzbe – a PA-8600-as processzorról (Széll Zoltán - 1999. október 12., Kütyü magazin)
A lap eredeti címe: „https://hu.wikipedia.org/w/index.php?title=PA-8000&oldid=25170413”
Utoljára szerkesztve 2022. augusztus 11., 14:36-kor
A lap utolsó módosítása: 2022. augusztus 11., 14:36
A lap szövege CC BY-SA 3.0 alatt érhető el, ha nincs külön jelölve.