Vhdl, Eletrônica, Júpiterrecife, Tutorial, Básico.
bits. Em VHDL, isso é feio da seguinte maneira: architecture behaviour of Comparador is -- sinais, constantes, etc sao declarados aqui signal S0: std_logic; signal S1: std_logic; signal S2: std_logic; signal S3: std_logic; begin -- agora sim algo de respeito :) S0 <= NOT (a(0) XOR b(0)); S1 <= NOT