Mojo, Fpga.
END PROCESS; yout <= q; c1: DIVIDER port map(CLK, sq); end beh; Create file VHDL Module ของ Divider แบบเดียวกับข้อที่แล้ว Source Code สำหรับ Divider library IEEE; use IEEE.std_logic_1164.all; entity DIVIDER is generic (fin: integer := 50000000; fout: integer := 4); port (CLK: in std_logic; Q : out