T3는 트루 비트라인과 기준 비트라인 중 선택된 하나에만 고정된 전위로의 도전 경로를 제공한다. 프리챠지 동작 동안, 비 트스위치 T1 뿐만 아니라, 각각의 쌍의 기입 경로 트랜지스터 T3는 고정된 전위로 비트라인을 프리챠지하기 위하여 둘 다 "온"된다. 기입 동작 동안 특정 주 감지 증폭기 그룹(50)을 마스크(mask)하는 것이 소망된다면, 기입 마스크는 두 개의 기 입 경로 트랜지스터 T3를 "오프" 시킴으로써 수행된다. 도 4에 도시된 바와 같이, 고정된 전위는 그라운드이다. 그러나, 아 래에서 더 상세하게 설명되는 바와 같이, 선택적인 배치에서, 고정된 전위는 Vdd일 수 있는데, 이는 하이 로직 레벨 또는 "1"이 메모리에 기입되는 소정의 하이 전압이다. 

두 쌍의 비트라인, 예를 들어 BT0..BT1은 중간의 팬 노드 FT01, FC01으로 도전적으로 연결되어서, 각각의 판독 경로 트 랜지스터 T2 및 각각의 기입 경로 트랜지스터 T3는 두 개의 트루 비트라인 또는 두 개의 기준 비트라인을 위한 공유된 도 전 경로를 제공한다. 두 개의 다른 쌍 BT2..BT3은 동일한 구성으로 중간의 팬 노드 FT23, FC23으로 도전적으로 연결된 다. 이러한 공유에 의하여, 제어 블록(56)의 장치 수는 감소된다. 

기입 신호 제어는 기입 경로 트랜지스터 T3에 "온"/"오프" 신호를 제공하는 NAND 게이트(70, 72)에 의하여 제공된다. "0" 이 비트라인 BT0에 의하여 액세스되는 메모리 셀에 기입될 경우, T3 트랜지스터(74)는 NAND(72)에서 로우로 되는 WRITE0N 펄스에 의하여 "온" 된다. 이 신호는, 비트스위치 쌍(트랜지스터 T1)이 BXP0 신호에 의하여 "온" 되면 BT0를 그라운드하여, 감지 증폭기가 설정될 때, BT0는 그라운드로 유지되고 BC0는 소정의 하이 전압, 즉 Vdd로 구동된다. "1" 이 비트라인 BT0에 의하여 액세스되는 메모리 셀에 기입될 경우, T3 트랜지스터는 NAND(70)에서 로우로 되는 WRITE1N 펄스에 의하여 "온" 된다. 이 동작은, 비트스위치 쌍(트랜지스터 T1)이 BXP0 신호에 의하여 "온" 되면 BC0를 그라운드하여, 감지 증폭기가 설정될 때, BC0는 그라운드로 유지되고 BT0는 소정의 하이 전압, 즉 Vdd로 구동된다. 

또한 NAND 게이트(70, 72) 및 기입 경로 트랜지스터 T3는 프리챠지 동작을 제어한다. 이 실시예에서, 모든 비트라인 및 중간의 팬 노드는 그라운드로 프리챠지된다. 프리챠지 동안, 비트스위치 신호 BXP0..3가 T1 비트스위치를 "온" 시키고, 로우로 되는 동등화 신호(equalization signal) EQN가 NAND 게이트(70, 72)를 통하여 전송되어 모든 T3 트랜지스터를 " 온" 시킴으로써, 중간의 팬 노드 및 비트라인을 그라운드로 방전한다. 이러한 방법으로, 프리챠지 장치는 감지 증폭기 (51..54)에 국지적으로 위치될 필요가 없고, 동일한 트랜지스터 T3가 프리챠지 및 기입 데이터 제어를 위하여 사용된다. 

판독 버퍼(60)는 신호 LBRESTN의 인가 시에 팬 노드 FT 및 FC를 Vdd로 프리챠지하는 장치(78)를 포함한다. 한 쌍의 상 호 연결된 장치(cross-coupled devices)(80), 바람직하게는 도시된 바와 같은 PFET는 각각의 소정의 하이 및 로우 전압 으로 팬 노드 FT 및 FC 상의 전압을 구별하고 유지하도록 동작한다. 판독 동작에 의한 데이터는 단말 PDOT에서 팬 노드 로부터 출력된다. 

도 5를 참조하면, 동작은 다음과 같다. 기입 동작의 개시 시에, 비트라인 및 중간의 팬 노드는 BXP0..3 신호를 하이로하고 EQN 신호를 로우로 하여 T1 비트스위치를 "온" 시킴으로써 그라운드로 프리챠지된다. T3 트랜지스터가 "온" 됨으로써, 중간의 팬 노드 및 비트라인을 그라운드로 프리챠지한다. 프리챠지 후에, EQN은 다시 하이로 된다. 

트루 비트라인 BT0에 의하여 액세스되는 메모리 셀에 "0"을 기입하는 것은 아래와 같이 수행된다. 기입 제어 신호 WRITE0N은 NAND 게이트(72)에서 로우로 되어, T3 기입 경로 트랜지스터(74)만을 그라운드로 "온" 시킨다. 이 예에서, 신호 LWE(low write enable)는 NAND 게이트(72)의 출력을 나타낸다. 하이일 때 LWE는 T3 트랜지스터를 "온" 시킨다. BXP0에 의하여 제어되는 T1 비트스위치의 쌍은 "온"으로 남아 있는 반면에, 다른 비트스위치 BXP1..BXP3는 "오프" 되 어서, 트루 비트라인 BT0만이 그라운드로 유지된다. 

워드라인은 WL이 하이로 됨으로써 활성화되어, 트루 비트라인 BT0를 메모리 어레이에 연결한다. 이 때에, 기준 비트라인 BC0에는 또한 그라운드 보다 큰 기준 전위가 제공된다. 바람직하게는 이것은 기준 셀에 저장된 Vdd/2 전압으로부터 제공 되는데, 기준 셀은 어레이 워드라인과 동일한 시간에 활성화된 기준 워드라인에 의하여 액세스된다. 작은 전압 차이(90)가 비트라인 BT0와 BC0 간에 발생한다. 그 후 주 감지 증폭기(51)는 신호 SETP가 하이로 됨으로써 설정된다. 비트라인 BT0가 그라운드로 유지된 때부터, BC0 상의 신호는 소정의 하이 전압 Vdd로 구동되는 반면에 BT0는 그라운드로 남아있 다. BXP0에 의하여 제어되는 비트스위치 T1은 "온"으로 남아있는 반면에, 워드라인은 메모리 셀에 "0" 데이터와 같은 소 정의 로우 전압, 즉 그라운드를 기입하기 위하여 활성화된 채로 남아 있다. 기입 동작의 끝에서, 워드라인 활성화 전압 WL 은, SETP가 감지 증폭기를 리셋시키기 위하여 하강함에 다시 하강한다. 

이것이 비트라인 BT0에 의하여 액세스되는 메모리 셀 0에 "1"을 기입하는 동작이었다면, WRITE0N은 하이로 남아 있었 을 것이고, 대신 로우로 되는 WRITE1N 펄스가 제공되었을 것이다. 그 후 NAND(70) 및 (이제 "온" 된) T3 트랜지스터 (76)는 기준 비트라인 BC0를 그라운드로 고정한다. 워드라인 활성화(WL이 하이로 됨) 후에, 감지 증폭기는 SETP에 의하 

