b'\n_START_ARTICLE_\nUltraSPARC T1\n_START_SECTION_\nArhitectur\xc4\x83\n_START_PARAGRAPH_\nMicroprocesorul UltraSPARC T1 a fost dezvoltat de la zero ca un procesor multinucleu \xc8\x99i multithread rul\xc3\xa2nd un num\xc4\x83r maxim de 32 de fire de execu\xc8\x9bie. Nucleele au fost proiectate s\xc4\x83 fie c\xc3\xa2t mai simple pentru a rula c\xc3\xa2t mai multe fire de execu\xc8\x9bie \xc8\x99i a utiliza eficient pipeline-ul. Num\xc4\x83rul mare de fire de execu\xc8\x9bie permite \xc3\xaembun\xc4\x83t\xc4\x83\xc8\x9birea performan\xc8\x9belor sistemului prin comutarea firelor de execu\xc8\x9bie atunci c\xc3\xa2nd apar rateuri de cache \xc8\x99i \xc3\xaent\xc3\xa2rzierea datorat\xc4\x83 accesului la memoriei principal\xc4\x83 este mare._NEWLINE_Fiecare nucleu are disponibil\xc4\x83 o cantitate de 16ko de memorie cache de nivel 1 pentru instruc\xc8\x9biuni \xc8\x99i 8ko de memorie cache de nivel 1 pentru date. Cele 8 nuclee ale unui T1 au acces la o memorie comun\xc4\x83 cache de nivel 2 printr-o re\xc8\x9bea de interconectare de tip crossbar. Cache-ul de nivel 2 are o dimensiune de 3Mo \xc8\x99i este \xc3\xaemp\xc4\x83r\xc8\x9bit \xc3\xaen 4 bancuri pentru a asigura l\xc4\x83\xc8\x9bimea de band\xc4\x83 necesar\xc4\x83 deservirii celor 8 nuclee. Fiecare banc de memorie cache de nivel 2 este conectat la un singur controler de memorie DRAM care face legatura cu memorii de tip DDR2-SDRAM. \xc3\x8en plus toate bancurile sunt conectate la interfe\xc8\x9bele de comunica\xc8\x9bie J-BUS si SSI. _NEWLINE_Interfa\xc8\x9ba J-BUS interconecteaz\xc4\x83 procesorul UltraSPARC cu subsistemul de intrare/ie\xc8\x99ire. Este o magistrala de 128 bi\xc8\x9bi, 200 Mhz, cu adresele \xc8\x99i datele multiplexate folosit\xc4\x83 predominant pentru trafic cu acces direct la memorie \xc8\x99i trafic PIO pentru control. Interfa\xc8\x9ba serial\xc4\x83 (SSI) are o rat\xc4\x83 de 50 Mo/s \xc8\x99i conecteaz\xc4\x83 procesorul la un ASIC extern care face legatura cu o memorie ROM folosit\xc4\x83 la bootare._NEWLINE_Re\xc8\x9beaua de interconectare crossbar realizeaz\xc4\x83 interconexiuni dinamice \xc3\xaen func\xc8\x9bie de necesit\xc4\x83\xc8\x9bi \xc3\xaentre cele 8 nuclee, memoria cache de nivel 2, unitatea de virgul\xc4\x83 mobil\xc4\x83 \xc8\x99i unitatea IOB.\n_START_SECTION_\nDezavantaje\n_START_PARAGRAPH_\nPrezen\xc8\x9ba unei singure unit\xc4\x83\xc8\x9bi de virgul\xc4\x83 mobil\xc4\x83 face ca procesorul s\xc4\x83 fie nerecomandat pentru aplica\xc8\x9bii \xc3\xaen care predomanin\xc4\x83 astfel de calcule. Un alt dezavantaj \xc3\xael reprezint\xc4\x83 imposibilitatea folosirii \xc3\xaentr-un sistem multiprocesor._NEWLINE_Majoritatea acestor dezavantaje au fost deja corectate \xc3\xaen UltraSPARC T2 \xc8\x99i genera\xc8\x9biile urm\xc4\x83toare.'