b'\n_START_ARTICLE_\nCAS latency\n_START_PARAGRAPH_\nCAS latency, CL (ang. column address strobe latency, op\xc3\xb3\xc5\xbanienie bramkowania adresu kolumny) \xe2\x80\x93 czas utajenia (op\xc3\xb3\xc5\xbanienie, czas dost\xc4\x99pu), mierzony liczb\xc4\x85 cykli zegara, jaki up\xc5\x82ywa mi\xc4\x99dzy wys\xc5\x82aniem przez kontroler pami\xc4\x99ci RAM \xc5\xbc\xc4\x85dania dost\xc4\x99pu do okre\xc5\x9blonej kolumny pami\xc4\x99ci a otrzymaniem danych z tej kolumny przez kontroler._NEWLINE_Im ni\xc5\xbcsza jest warto\xc5\x9b\xc4\x87 CAS latency (przy danej cz\xc4\x99stotliwo\xc5\x9bci taktowania), tym kr\xc3\xb3tszy jest czas potrzebny na pobranie danych z pami\xc4\x99ci \xe2\x80\x93 inaczej m\xc3\xb3wi\xc4\x85c: \xe2\x80\x9eim kr\xc3\xb3tszy czas utajenia, tym lepiej\xe2\x80\x9d. Czas utajenia wp\xc5\x82ywa bowiem na szybko\xc5\x9b\xc4\x87 wykonywania w pami\xc4\x99ci operacji, takich jak pobranie kolejnej instrukcji do wykonania przez procesor (odczyt, zapis, por\xc3\xb3wnanie, przesuni\xc4\x99cie bitowe itp). Im d\xc5\x82u\xc5\xbcszy czas oczekiwania, tym d\xc5\x82u\xc5\xbcej procesor musi czeka\xc4\x87 na reakcj\xc4\x99 ze strony pami\xc4\x99ci. Mo\xc5\xbcna przyspieszy\xc4\x87 dzia\xc5\x82anie pami\xc4\x99ci stosuj\xc4\x85c tzw. przeplot (ang. interleaving), co pozwala na rozdzielenie operacji zapisu na kilka bank\xc3\xb3w pami\xc4\x99ci lub stosuj\xc4\x85c pami\xc4\x99\xc4\x87 podr\xc4\x99czn\xc4\x85 (ang. cache), umo\xc5\xbcliwiaj\xc4\x85c\xc4\x85 tymczasowe przechowywanie przetwarzanych danych w celu synchronizacji z modu\xc5\x82ami pami\xc4\x99ci._NEWLINE_Wi\xc4\x99kszo\xc5\x9b\xc4\x87 producent\xc3\xb3w pami\xc4\x99ci dynamicznych (DRAM) podaje parametr CAS latency w nazwie konkretnego modelu; niekt\xc3\xb3rzy podaj\xc4\x85 go bezpo\xc5\x9brednio, np. CL5.\n_START_SECTION_\nCa\xc5\x82kowity ci\xc4\x85g op\xc3\xb3\xc5\xbanie\xc5\x84\n_START_PARAGRAPH_\nCL-RCD-RP-RAS - RC-RFC-CR-RRD-WR-WTR-RTP'