En interne comme sur les publications officielles , ce processus est baptisé N2 et doit logiquement permettre à TSMC de prendre un avantage certain sur ses deux principaux concurrents en la matière , Samsung et Intel . Bien sûr , un tel procédé doit aussi autoriser des économies d'échelle - plus de puces sur un même wafer - et d'améliorer l'aspect énergétique . Pendant de nombreuses années , TSMC s'est reposée pour ses procédés de gravure sur des transistors dits FinFET ou à ailettes ( fin en anglais ) , mais ce n'est plus possible avec une telle finesse de gravure . Le N2 doit donc marquer le passage vers des transistors « nanosheet » , ou « nanoribbon » chez Intel et « GAAFET » chez Samsung . Le problème vient peut-être de ce changement de transistors pour TSMC . Qu'ils soient « nanosheet » , « nanoribbon » ou « GAAFET » , ils reposent tous sur le besoin de mieux isoler les circuits , mais ne sont pas simples à produire . En réalité , le concept de « gate all around » ( le GAA du GAAFET ) n'est pas nouveau , mais sa complexité de fabrication a contraint les industriels à plutôt miser sur le FinFET durant les années 2000 . Aujourd'hui , TechPowerUp nous apprend que TSMC pourrait repousser la sortie de son N2 à 2026 et , bien sûr , les contraintes techniques ressurgissent pour expliquer ce report . Notez bien que TSMC n'a pas confirmé cette information et que le reste n'est qu'hypothèse de notre confrère lequel souligne à raison que le passage à des transistors nanosheet chez le Taïwanais n'est qu'un des nombreux défis que doivent affronter les géants du semi-conducteur . C'est d'ailleurs la raison pour laquelle , il n'y a que trois entreprises encore en lice .