module cr_coretim_top_dummy(
  iu_yy_xx_dbgon
);

// &Ports; @24
input        iu_yy_xx_dbgon; 

// &Regs; @25

// &Wires; @26



// //&Force("input", "pad_ctim_refclk"); @29
// &Force("input", "iu_yy_xx_dbgon"); @30
// //&Force("output", "ctim_pad_int_vld"); @31

// &ModuleEnd; @33
endmodule