module pipe_reg_array #(
    parameter bitwidth=8
    parameter pipe=$j$
)(
    input clk,
    input rst,
    input data_in_$i$,
    output data_out_$i$
);

    $%pipe_reg #(
        .bitwidth(bitwidth),
        .pipe(pipe)
    )
    pipe_reg_$i$(
        .clk(clk),
        .rst(rst),
        .data_in(data_in_$i$),
        .data_out(data_out_$i$)
    );%$

endmodule : pipe_reg_array