module common_and2 (   A1,
					   A2,
					   Z
					   );
   
   // synopsys translate_off
   parameter C_DELAY = 0.0;
   // synopsys translate_on

  input A1;
  input A2;
  output Z;
  
  
  // synopsys translate_off
  generate
	if (C_DELAY > 0) begin: DELAY
	  assign #C_DELAY Z = A1&A2;
	end
	else begin: NO_DELAY
  // synopsys translate_on
	  assign Z = A1&A2;
  // synopsys translate_off
    end
  endgenerate
  // synopsys translate_on
	  
endmodule 