module pr_region_default_Top_0 (
		input  wire         clock,                  //       clock.clk
		output wire [5:0]   io_M_AXI_0_AWID,        //  io_M_AXI_0.awid
		output wire [31:0]  io_M_AXI_0_AWUSER,      //            .awuser
		output wire [31:0]  io_M_AXI_0_AWADDR,      //            .awaddr
		output wire [7:0]   io_M_AXI_0_AWLEN,       //            .awlen
		output wire [2:0]   io_M_AXI_0_AWSIZE,      //            .awsize
		output wire [1:0]   io_M_AXI_0_AWBURST,     //            .awburst
		output wire         io_M_AXI_0_AWLOCK,      //            .awlock
		output wire [3:0]   io_M_AXI_0_AWCACHE,     //            .awcache
		output wire [2:0]   io_M_AXI_0_AWPROT,      //            .awprot
		output wire [3:0]   io_M_AXI_0_AWQOS,       //            .awqos
		output wire         io_M_AXI_0_AWVALID,     //            .awvalid
		input  wire         io_M_AXI_0_AWREADY,     //            .awready
		output wire [5:0]   io_M_AXI_0_ARID,        //            .arid
		output wire [31:0]  io_M_AXI_0_ARUSER,      //            .aruser
		output wire [31:0]  io_M_AXI_0_ARADDR,      //            .araddr
		output wire [7:0]   io_M_AXI_0_ARLEN,       //            .arlen
		output wire [2:0]   io_M_AXI_0_ARSIZE,      //            .arsize
		output wire [1:0]   io_M_AXI_0_ARBURST,     //            .arburst
		output wire         io_M_AXI_0_ARLOCK,      //            .arlock
		output wire [3:0]   io_M_AXI_0_ARCACHE,     //            .arcache
		output wire [2:0]   io_M_AXI_0_ARPROT,      //            .arprot
		output wire [3:0]   io_M_AXI_0_ARQOS,       //            .arqos
		output wire         io_M_AXI_0_ARVALID,     //            .arvalid
		input  wire         io_M_AXI_0_ARREADY,     //            .arready
		output wire [511:0] io_M_AXI_0_WDATA,       //            .wdata
		output wire [63:0]  io_M_AXI_0_WSTRB,       //            .wstrb
		output wire         io_M_AXI_0_WLAST,       //            .wlast
		output wire         io_M_AXI_0_WVALID,      //            .wvalid
		input  wire         io_M_AXI_0_WREADY,      //            .wready
		input  wire [5:0]   io_M_AXI_0_RID,         //            .rid
		input  wire [31:0]  io_M_AXI_0_RUSER,       //            .ruser
		input  wire [511:0] io_M_AXI_0_RDATA,       //            .rdata
		input  wire [1:0]   io_M_AXI_0_RRESP,       //            .rresp
		input  wire         io_M_AXI_0_RLAST,       //            .rlast
		input  wire         io_M_AXI_0_RVALID,      //            .rvalid
		output wire         io_M_AXI_0_RREADY,      //            .rready
		input  wire [5:0]   io_M_AXI_0_BID,         //            .bid
		input  wire [31:0]  io_M_AXI_0_BUSER,       //            .buser
		input  wire [1:0]   io_M_AXI_0_BRESP,       //            .bresp
		input  wire         io_M_AXI_0_BVALID,      //            .bvalid
		output wire         io_M_AXI_0_BREADY,      //            .bready
		input  wire [6:0]   io_S_AVALON_address,    // io_S_AVALON.address
		output wire [31:0]  io_S_AVALON_readdata,   //            .readdata
		input  wire         io_S_AVALON_chipselect, //            .chipselect
		input  wire         io_S_AVALON_write,      //            .write
		input  wire         io_S_AVALON_read,       //            .read
		input  wire [31:0]  io_S_AVALON_writedata,  //            .writedata
		input  wire         reset                   //       reset.reset
	);

	Top top_0 (
		.clock                  (clock),                  //   input,    width = 1,       clock.clk
		.reset                  (reset),                  //   input,    width = 1,       reset.reset
		.io_S_AVALON_address    (io_S_AVALON_address),    //   input,    width = 7, io_S_AVALON.address
		.io_S_AVALON_readdata   (io_S_AVALON_readdata),   //  output,   width = 32,            .readdata
		.io_S_AVALON_chipselect (io_S_AVALON_chipselect), //   input,    width = 1,            .chipselect
		.io_S_AVALON_write      (io_S_AVALON_write),      //   input,    width = 1,            .write
		.io_S_AVALON_read       (io_S_AVALON_read),       //   input,    width = 1,            .read
		.io_S_AVALON_writedata  (io_S_AVALON_writedata),  //   input,   width = 32,            .writedata
		.io_M_AXI_0_AWID        (io_M_AXI_0_AWID),        //  output,    width = 6,  io_M_AXI_0.awid
		.io_M_AXI_0_AWUSER      (io_M_AXI_0_AWUSER),      //  output,   width = 32,            .awuser
		.io_M_AXI_0_AWADDR      (io_M_AXI_0_AWADDR),      //  output,   width = 32,            .awaddr
		.io_M_AXI_0_AWLEN       (io_M_AXI_0_AWLEN),       //  output,    width = 8,            .awlen
		.io_M_AXI_0_AWSIZE      (io_M_AXI_0_AWSIZE),      //  output,    width = 3,            .awsize
		.io_M_AXI_0_AWBURST     (io_M_AXI_0_AWBURST),     //  output,    width = 2,            .awburst
		.io_M_AXI_0_AWLOCK      (io_M_AXI_0_AWLOCK),      //  output,    width = 1,            .awlock
		.io_M_AXI_0_AWCACHE     (io_M_AXI_0_AWCACHE),     //  output,    width = 4,            .awcache
		.io_M_AXI_0_AWPROT      (io_M_AXI_0_AWPROT),      //  output,    width = 3,            .awprot
		.io_M_AXI_0_AWQOS       (io_M_AXI_0_AWQOS),       //  output,    width = 4,            .awqos
		.io_M_AXI_0_AWVALID     (io_M_AXI_0_AWVALID),     //  output,    width = 1,            .awvalid
		.io_M_AXI_0_AWREADY     (io_M_AXI_0_AWREADY),     //   input,    width = 1,            .awready
		.io_M_AXI_0_ARID        (io_M_AXI_0_ARID),        //  output,    width = 6,            .arid
		.io_M_AXI_0_ARUSER      (io_M_AXI_0_ARUSER),      //  output,   width = 32,            .aruser
		.io_M_AXI_0_ARADDR      (io_M_AXI_0_ARADDR),      //  output,   width = 32,            .araddr
		.io_M_AXI_0_ARLEN       (io_M_AXI_0_ARLEN),       //  output,    width = 8,            .arlen
		.io_M_AXI_0_ARSIZE      (io_M_AXI_0_ARSIZE),      //  output,    width = 3,            .arsize
		.io_M_AXI_0_ARBURST     (io_M_AXI_0_ARBURST),     //  output,    width = 2,            .arburst
		.io_M_AXI_0_ARLOCK      (io_M_AXI_0_ARLOCK),      //  output,    width = 1,            .arlock
		.io_M_AXI_0_ARCACHE     (io_M_AXI_0_ARCACHE),     //  output,    width = 4,            .arcache
		.io_M_AXI_0_ARPROT      (io_M_AXI_0_ARPROT),      //  output,    width = 3,            .arprot
		.io_M_AXI_0_ARQOS       (io_M_AXI_0_ARQOS),       //  output,    width = 4,            .arqos
		.io_M_AXI_0_ARVALID     (io_M_AXI_0_ARVALID),     //  output,    width = 1,            .arvalid
		.io_M_AXI_0_ARREADY     (io_M_AXI_0_ARREADY),     //   input,    width = 1,            .arready
		.io_M_AXI_0_WDATA       (io_M_AXI_0_WDATA),       //  output,  width = 512,            .wdata
		.io_M_AXI_0_WSTRB       (io_M_AXI_0_WSTRB),       //  output,   width = 64,            .wstrb
		.io_M_AXI_0_WLAST       (io_M_AXI_0_WLAST),       //  output,    width = 1,            .wlast
		.io_M_AXI_0_WVALID      (io_M_AXI_0_WVALID),      //  output,    width = 1,            .wvalid
		.io_M_AXI_0_WREADY      (io_M_AXI_0_WREADY),      //   input,    width = 1,            .wready
		.io_M_AXI_0_RID         (io_M_AXI_0_RID),         //   input,    width = 6,            .rid
		.io_M_AXI_0_RUSER       (io_M_AXI_0_RUSER),       //   input,   width = 32,            .ruser
		.io_M_AXI_0_RDATA       (io_M_AXI_0_RDATA),       //   input,  width = 512,            .rdata
		.io_M_AXI_0_RRESP       (io_M_AXI_0_RRESP),       //   input,    width = 2,            .rresp
		.io_M_AXI_0_RLAST       (io_M_AXI_0_RLAST),       //   input,    width = 1,            .rlast
		.io_M_AXI_0_RVALID      (io_M_AXI_0_RVALID),      //   input,    width = 1,            .rvalid
		.io_M_AXI_0_RREADY      (io_M_AXI_0_RREADY),      //  output,    width = 1,            .rready
		.io_M_AXI_0_BID         (io_M_AXI_0_BID),         //   input,    width = 6,            .bid
		.io_M_AXI_0_BUSER       (io_M_AXI_0_BUSER),       //   input,   width = 32,            .buser
		.io_M_AXI_0_BRESP       (io_M_AXI_0_BRESP),       //   input,    width = 2,            .bresp
		.io_M_AXI_0_BVALID      (io_M_AXI_0_BVALID),      //   input,    width = 1,            .bvalid
		.io_M_AXI_0_BREADY      (io_M_AXI_0_BREADY)       //  output,    width = 1,            .bready
	);

endmodule