module Sync_W2R ( R_CLK, R_rst_n, W_ptr, Rq2_wptr );
  input [4:0] W_ptr;
  output [4:0] Rq2_wptr;
  input R_CLK, R_rst_n;

  wire   [4:0] Rq1_wptr;

  DFFRQX2M \Rq2_wptr_reg[2]  ( .D(Rq1_wptr[2]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq2_wptr[2]) );
  DFFRQX2M \Rq2_wptr_reg[4]  ( .D(Rq1_wptr[4]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq2_wptr[4]) );
  DFFRQX2M \Rq2_wptr_reg[3]  ( .D(Rq1_wptr[3]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq2_wptr[3]) );
  DFFRQX2M \Rq2_wptr_reg[1]  ( .D(Rq1_wptr[1]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq2_wptr[1]) );
  DFFRQX2M \Rq2_wptr_reg[0]  ( .D(Rq1_wptr[0]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq2_wptr[0]) );
  DFFRQX2M \Rq1_wptr_reg[4]  ( .D(W_ptr[4]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq1_wptr[4]) );
  DFFRQX2M \Rq1_wptr_reg[3]  ( .D(W_ptr[3]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq1_wptr[3]) );
  DFFRQX2M \Rq1_wptr_reg[2]  ( .D(W_ptr[2]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq1_wptr[2]) );
  DFFRQX2M \Rq1_wptr_reg[1]  ( .D(W_ptr[1]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq1_wptr[1]) );
  DFFRQX2M \Rq1_wptr_reg[0]  ( .D(W_ptr[0]), .CK(R_CLK), .RN(R_rst_n), .Q(
        Rq1_wptr[0]) );
endmodule