module MUXCY_D (LO, O, CI, DI, S);

    output LO, O;
    reg    O, LO;

    input  CI, DI, S;

	always @(CI or DI or S) 
	    if (S) begin
		O = CI;
                LO = CI;
            end
	    else begin
		O = DI;
                LO = DI;
            end

endmodule