module common_clkbuf (  I,
                        Z
                        );
   
   // synopsys translate_off
   parameter C_DELAY = 0.0;
   // synopsys translate_on
   
   input  I;

   output Z;

   wire   Z;
   
  // synopsys translate_off
  generate
	if (C_DELAY > 0) begin: DELAY
	  assign #C_DELAY Z = I;
	end
	else begin: NO_DELAY
  // synopsys translate_on
	  assign Z = I;
  // synopsys translate_off
    end
  endgenerate
  // synopsys translate_on

endmodule