본 발명은 외부 클록 신호의 주파수가 높을 때의 언더플로우 및 낮을 때의 오버플로우의 발생을 방지할 수 있고, 또한 칩 면적을 증대시키지 않고도 전원 노이즈의 영향을 쉽게 받지 않는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다. The present invention can prevent the occurrence of the overflow at the time when the higher the frequency of the external clock signal underflow and lower, and to provide a semiconductor integrated circuit device without increasing the chip area that is not easily influenced by power source noise and that for the purpose.
입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통과시켜 지연시킨 더미 클록의 위상을 일치시키기 위해서 상기 제1 가변 지연 수단의 지연량을 제어하고, 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있으며, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다. Wherein in order to match the first phase of the dummy clock delayed by passing through the variable delay means, and the dummy circuit and the input clock signal the phase and the input clock signal of the reference clock generated by frequency division with frequency division means frequency divider wherein the frequency division means 1 controls the delay amount of the variable delay means, and by varying along the division ratio of the frequency division means at the frequency of the input clock signal, and may change the amount of delay of the reference clock, increasing the delay amount of the reference clock and the occurrence of underflow a can be prevented, it is possible to increase the delay amount of the reference clock to prevent the occurrence of overflow.
도 1은 종래의 DLL 회로의 일례를 도시한 블록도. 1 is a block diagram showing an example of a conventional DLL circuit.
도 2는 본 발명의 반도체 집적 회로 장치의 제1 실시예의 블록도. Figure 2 is a first block diagram of an embodiment of a semiconductor integrated circuit device of the present invention.
도 3은 도 2의 반도체 집적 회로 장치의 선택 회로의 예를 도시한 회로도. 3 is a circuit diagram showing an example of a selection circuit of a semiconductor integrated circuit device of FIG.
도 4는 도 2의 반도체 집적 회로 장치의 1/2 분주기의 예를 도시한 회로도. Figure 4 shows an example of the 1/2 frequency divider of the semiconductor integrated circuit device of Figure 2 the circuit diagram.
도 5는 도 4의 1/2 분주기의 각 노드에서의 신호 파형을 나타낸 도면. Figure 5 is a view showing a signal waveform at each node of the 1/2 frequency divider of FIG.
도 6은 도 2의 반도체 집적 회로 장치의 분주기(36, 38) 및 선택 회로(40)의 한 구성예를 도시한 회로도. 6 is a circuit diagram showing a configuration example of a frequency divider of a semiconductor integrated circuit device 2, 36, 38 and the selection circuit 40. Fig.
도 7은 도 2의 분주기(36)의 입출력 신호 파형을 나타낸 도면. 7 is a diagram showing the output signal waveform of the frequency divider 36 of Fig.
도 8은 도 2의 분주기(38)의 입출력 신호 파형을 나타낸 도면. 8 is a diagram showing the output signal waveform of the frequency divider 38 of Fig.
도 9는 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도. 9 is a waveform chart for explaining the selection of the frequency divider circuit in a semiconductor integrated circuit device of the present invention.
도 10은 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도. Figure 10 is a waveform chart for explaining the selection of the frequency divider circuit in a semiconductor integrated circuit device of the present invention.
도 11은 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도. Figure 11 is a waveform chart for explaining the selection of the frequency divider circuit in a semiconductor integrated circuit device of the present invention.
도 12는 도 2의 반도체 집적 회로 장치의 분주기(36, 38) 및 선택 회로(40) 의 또 다른 구성예를 도시한 회로도. Figure 12 shows a still another example of construction of a frequency divider of a semiconductor integrated circuit device 2, 36, 38 and the selection circuit 40 is a circuit diagram Fig.
도 13은 본 발명의 반도체 집적 회로 장치의 지연 회로의 한 구성예를 설명하기 위한 도면. 13 is a view for explaining a configuration example of the delay circuit of the semiconductor integrated circuit device of the present invention.
도 14는 본 발명의 반도체 집적 회로 장치의 지연 제어 회로(47)의 한 구성예를 설명하기 위한 도면. 14 is a view for explaining a configuration example of the delay control circuit 47 of a semiconductor integrated circuit device of the present invention.
도 15은 도 14의 지연 제어 회로의 동작을 설명하기 위한 타이밍도. Figure 15 is a timing chart for explaining the operation of the delay control circuit of FIG.
도 16은 본 발명의 반도체 집적 회로 장치의 위상 비교기(44)의 위상 비교부의 한 구성예를 설명하기 위한 도면. 16 is a view for explaining a configuration example of the phase comparator the phase comparing portion 44 of the semiconductor integrated circuit device of the present invention.
도 17은 도 16의 위상 비교부의 동작을 설명하기 위한 타이밍도. 17 is a timing chart for explaining the operation of the phase comparing portion 16.
도 18은 본 발명의 반도체 집적 회로 장치의 위상 비교기(44)의 증폭 회로부의 한 구성예를 설명하기 위한 도면. 18 is a view for explaining a configuration example of an amplifying circuit of a phase comparator 44, a semiconductor integrated circuit device of the invention.
도 19는 도 18의 증폭 회로부의 JK 플립플롭의 동작을 설명하기 위한 타이밍도. 19 is a timing chart for explaining the operation of the JK flip-flop of the amplifying circuit of Fig.
도 20은 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도[카운트업(count-up)시]. Figure 20 is a timing chart for explaining the operation of the amplification circuit of Figure 18 [counts up (count-up) when.
도 21은 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 유지시). Figure 21 (not keep count) a timing diagram for explaining the operation of the amplifier circuit of FIG.
도 22는 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도[카운트다운(count-down)시]. Figure 22 is a timing chart for explaining the operation of the amplification circuit of Figure 18 [Count down (count-down) when.
도 23은 본 발명에 따른 반도체 집적 회로 장치가 적용되는 일례로서의 동기 화 DRAM의 구성을 나타낸 도면. 23 is a view showing a configuration of a synchronization DRAM as an example where the semiconductor integrated circuit device according to the present invention is applied.
도 24는 도 23의 동기화 DRAM의 동작을 설명하기 위한 타이밍도. Figure 24 is a timing chart for explaining the operation of the sync DRAM of Fig.
도 25는 도 23의 동기화 DRAM의 주요부 구성을 개략적으로 도시한 블록도. Figure 25 is a block diagram schematically showing the main part configuration of a sync DRAM of Fig.
도 26은 본 발명에 따른 반도체 집적 회로 장치에 있어서의 출력 회로(데이터 출력 버퍼)의 한 구성예를 설명하기 위한 도면. 26 is a view for explaining a configuration example of the output circuit (data output buffer) of the semiconductor integrated circuit device according to the invention.
도 27은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도. 27 is a second block diagram of an embodiment of a semiconductor integrated circuit device of the present invention.
도 28은 분주비 설정부로서의 클록 주기 자동 검출 회로의 한 구성예를 설명하기 위한 도면. 28 is a view for explaining a configuration example of a clock period automatically detecting circuit as a frequency division ratio setting section.
도 29는 도 28에 나타내는 클록 주기 자동 검출 회로의 동작을 설명하기 위한 타이밍도. 29 is a timing chart for explaining the operation of the clock period automatically detecting circuit shown in Fig.
도 30은 도 28의 쇼트 클록 발생기의 한 구성예를 설명하기 위한 도면. 30 is a view for explaining a configuration example of the short clock generator of Fig.
도 31은 도 30에 나타내는 1 쇼트 클록 발생기의 동작을 설명하기 위한 타이밍도. Figure 31 is a timing chart for explaining the operation of the one shot clock generator shown in Figure 30.
도 32는 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도. Figure 32 is a block diagram of the third embodiment of the semiconductor integrated circuit device of the present invention.
도 33은 본 발명의 반도체 집적 회로 장치의 제4 실시예의 블록도. Figure 33 is a block diagram of the fourth embodiment of the semiconductor integrated circuit device of the present invention.
도 34는 도 33에 나타내는 가변 분주기의 한 구성예를 나타내는 회로도. 34 is a circuit diagram of a configuration example of the variable frequency divider shown in Fig.
도 35는 분주비 설정 신호 idv6z가 로우 레벨(L)일 때의 동작을 설명하기 위한 타이밍도. 35 is a timing chart for explaining the operation when the frequency division ratio setting signal idv6z a low level (L).
도 36은 분주비 설정 신호 idv6z가 하이 레벨(H)일 때의 동작을 설명하기 위한 타이밍도. 36 is a timing chart for explaining the operation when the frequency division ratio setting signal idv6z is at a high level (H).
도 37은 본 발명의 반도체 집적 회로 장치의 제5 실시예의 블록도. 37 is a block diagram of a fifth embodiment of the semiconductor integrated circuit device of the present invention.
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 보다 구체적으로는 DLL(Delayed Locked Loop) 회로를 구비하는 반도체 집적 회로 장치에 관한 것이다. The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a (Delayed Locked Loop) circuit DLL.
최근, 반도체 집적 회로 장치는 고속화 및 고집적화가 진행되어, 클록 신호에 대해서 위상이 동기된 클록 신호를 소정의 회로에 제공하는 것이 필요하게 되었다. In recent years, semiconductor integrated circuit device advances the high integration and high speed, a clock signal to the phase synchronization for the clock signal has become necessary to provide a predetermined circuit. 보다 구체적으로, 예컨대 동기화 DRAM(SDRAM)은 DLL 회로를 사용하여 외부 클록 신호와 위상이 동기된 신호를 복수 개의 출력 버퍼 회로에 제공하도록 되어 있다. More specifically, for example, synchronize DRAM (SDRAM) is adapted to provide an external clock signal and the phase synchronization signal to the plurality of output buffer circuit using the DLL circuit. DLL 회로가 높은 주파수에 대응하기 위해서는 정밀도가 높은 디지털 DLL 회로가 필요하게 된다. In order to cope with high frequency of the DLL circuit is needed is a digital delay locked loop (DLL) circuit with high precision.
도 1은 종래의 DLL 회로의 일례의 블록도이다. 1 is a block diagram of an example of a conventional DLL circuit. 도 1에서, 클록 입력 패드(pad)(150)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼의 역할을 하는 입력 회로(152)를 통하여 리얼 클록(real clock)으로서 지연 회로(154) 및 분주기(156)에 제공된다. 1, the clock input pad (pad) real clock via an external clock signal input circuit 152 that serves as a buffer through a 150 inputted from the external (real clock) as a delay circuit period 154 and the minute It is provided to 156. the 분주기(156)는 상기 외부 클록 신호를, 예컨대 2/8의 분주비로 분주하여 외부 클록 신호보다 2 주기만큼 하이 레벨(H)이고 6 주기만큼 로우 레벨(L)인 더미(dummy) 클록(Z) 및 이것을 반전한 외부 클록 신호보다 2 주기만 큼 로우 레벨(L)이고 6 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성한다. The dispenser 156 is the external clock signal, for example by frequency division ratio of frequency division of 2/8 second external clock cycle the high level (H) signal as long as more and 6 the pile (dummy) period by the low level (L) clock (Z ) and jugiman than this inverted external clock signal 2 as much as the low level (L) and by 6 cycles generates a high level (a reference clock (X) H).
상기한 기준 클록(X)은 위상 비교기(158)에 제공되고, 더미 클록(Z)은 더미 지연 회로(160) 및 더미 회로(162)를 지나 지연된 후 위상 비교기(158)에 제공된다. Wherein the reference clock (X) is provided to the phase comparator 158, a dummy clock (Z) is provided after the delay through the dummy delay circuit 160 and the dummy circuit 162, the phase comparator 158. 더미 회로(162)는 입력 회로(152) 및 출력 회로(168)와 동일한 회로이다. The dummy circuit 162 is the same circuit as the input circuit 152 and output circuit 168. 위상 비교기(158)는 더미 회로(162)로부터의 지연된 더미 클록(Z)과 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(164)에 제공한다. The phase comparator 158 generates a phase difference signal by comparing the phase of the delayed clock pile (Z) and the reference clock (X) from the dummy circuit 162 provides a delay control circuit 164. 지연 제어 회로(164)는 상기 위상차 신호에 기초하여 그 위상차를 없애는 방향으로 더미 지연 회로(160)의 지연량을 제어한다. Delay control circuit 164 controls the delay amount of the dummy delay circuit 160 in a direction to eliminate the phase difference based on the phase difference signal. 이로써, 지연된 더미 클록(Z)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(Z)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기(여기서는 k=2)만큼 지연되도록 더미 지연 회로(160)의 지연량이 가변적으로 제어된다. Thus, the delayed dummy clock (Z) increases the reference clock (X) to match the rise, that is, delayed dummy clock (Z) the k periods of the external clock signal to the reference clock (X) (in this case k = 2) as the the delay amount of the dummy delay circuit 160 so that the delay is controlled variably.
리얼 클록을 제공받는 지연 회로(154)는 더미 지연 회로(160)와 동일한 구성이고 지연 제어 회로(164)에 의해서 더미 지연 회로(160)와 지연량이 동일하도록 제어되고, 지연 회로(154)에서 지연된 리얼 클록은 출력 회로(168)에 제공된다. The delay circuit 154 receives the real clock is dummy is controlled to be equal to the amount of the dummy delay circuit 160 and delayed by the delay circuit the same configuration as the unit 160 and the delay control circuit 164, delayed at the delay circuit 154 real-clock is provided to the output circuit 168. 출력 회로(168)는 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링(buffering)하여 데이터 출력 패드(170)로부터 출력한다. Output circuit 168 in synchronization with the real clock buffers (buffering) the data on the data bus and outputs data from the output pad 170.
여기서, 더미 회로(162)는 입력 회로(152) 및 출력 회로(168)와 동일한 회로이므로, 지연된 더미 클록(Z)이 기준 클록(X)에 대해 외부 클록 신호의 k 주기만큼 지연된 상태에서 데이터 출력 패드(170)로 출력되는 데이터는 클록 입력 패드(150)에 입력되는 외부 클록 신호와 동기한다. Here, the dummy circuit 162 has an input circuit 152, and because it is the same circuit as the output circuit 168, delayed dummy clock (Z) in the delayed state by k cycle of the external clock signal for a reference clock (X) data output data output to the pad 170 in synchronization with the external clock signal input to the clock input pad 150.
도 1의 종래 회로에서는 고정된 분주비의 분주기(156)를 이용하고 있다. In the conventional circuit of Figure 1 are using the frequency divider with a fixed divider ratio is 156. 외부 클록 신호의 주파수의 가변 범위가 작은 경우에는 도 1의 구성이라도 문제없이 동작한다. If the variable range of the frequency of the external clock signal is low, operate without problems, even the configuration of FIG. 그러나, 외부 클록 신호가 광범위한 주파수 영역에서 변하는 경우에는 외부 클록 신호의 주파수가 고주파수로 되었을 때, 언더플로우(underflow)가 발생한다. However, when the external clock signal that varies over a wide frequency region when the frequency of the external clock signal is at a high frequency, there arises the underflow (underflow). 언더플로우란 지연 회로(154, 160) 각각에 의한 지연을 최소로 설정하고 있음에도 불구하고, 지연 제어 회로(164)가 지연량을 더욱 저하시키려고 제어하는 신호를 발생시키는 상태이며, 위상 비교기(158)가 생성하는 위상차 신호가 0으로 되지 않아, 온로크(on-lock)할 수 없다. A state in which though underflow is though to set the delay by each delay circuit (154, 160) to a minimum, and the delay control circuit 164 generates a signal for controlling attempts to further reduce the delay, the phase comparator 158, the phase difference signal generating does not become zero, it is not possible to lock-on (on-lock).
그러므로, 분주기(156)의 분주비를 크게 설정하여 기준 클록(X)의 상승을 미리 연장시키는 것을 생각할 수 있다. Therefore, it is conceivable that minute to pre-extend the rise of the reference clock (X) by largely setting the division ratio of the period 156. The 그러나, 그 상태에서 외부 클록 신호의 주파수가 저주파수인 경우도 대처하기 위해서는 기준 클록(X)의 상승을 미리 늘린 만큼 각 지연 회로(154, 160)의 단수를 증가시켜야 하므로, 회로를 구성하는 칩 면적도 증가해야만 한다. However, when the frequency of the external clock signal is a low frequency in this state also, because to increase the number of stages in order to address each by increasing the rise of the reference clock (X) pre-delay circuit (154, 160), the chip area of the circuit It must also increase. 또한, 리얼 클록이 통과하는 지연 회로(154)의 단수가 많아져서, 전원 전압의 변동으로 지연 회로의 각 단의 지연 시간의 미세 변동이 그 단수만큼 가산되는 것인 전원 노이즈의 영향을 쉽게 받는 문제가 있었다. In addition, the number of stages of the delay circuit 154 to the real clock passage so large, the variation in the power supply voltage a fine fluctuation of the delay time of each stage of the delay circuit that singular as easily subject matter affected by the power supply noise will be added there was.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 외부 클록 신호의 주파수가 고주파수일 때의 언더플로우 및 저주파수일 때의 오버플로우의 발생을 방지할 수 있고, 또한 칩 면적을 증대시키지 않으며, 전원 노이즈의 영향을 쉽게 받지 않는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다. The present invention can prevent the occurrence of the overflow at the time the under flow and low-frequency one of when to be made in view of the above problem, the frequency of the external clock signal frequency, also does not increase the chip area, the effect of power source noise a that is not easy for its object to provide a semiconductor integrated circuit device.
청구범위 제1항에 기재한 발명은 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통하여 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서, 상기 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킨다. Invention described in claim 1, wherein the dummy delayed by the phase with the input clock signal of the reference clock generated by dividing the input clock signal to frequency division means frequency division with frequency division means through the first variable delay means, and the dummy circuit in order to match the phase of the clock in a semiconductor integrated circuit device including a DLL circuit for controlling the delay amount of the first variable delay means it is changed according to the frequency division ratio of said frequency divider means to a frequency of the input clock signal.
이와 같이, 분주 수단의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있게되어, 기준 클록의 지연량을 크게 하면 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 작게 하면 오버플로우의 발생을 방지할 수 있다. Thus, it is possible to change the amount of delay of the reference clock by changing therefore the frequency division ratio of the frequency division means on the frequency of the input clock signal, to increase the amount of delay of the reference clock, it is possible to prevent the occurrence of underflow, the reference clock When the delay amount can be reduced to prevent the occurrence of overflow.
청구범위 제2항에 기재한 발명은 청구범위 제1항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 한다. Invention described in Claim 2 wherein is provided a semiconductor integrated circuit device as set forth in claim 1 claims, wherein the dispensing means increasing the frequency division ratio at high frequencies of the input clock signal according to the frequency division ratio setting signal.
이와 같이, 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하기 때문에, 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에, 칩 면적의 증대 없이 전원 노이즈의 영향을 피할 수 있다. In this way, since to increase the frequency division ratio at high frequencies of the input clock signal, it is possible to prevent the occurrence of an overflow at which the underflow and the frequency of the input clock signal when the higher the frequency of the input clock signal is low, the delay because of a need to increase the number of stages of the circuit do not, it is possible to avoid the effect of power source noise without increasing the chip area.
청구범위 제3항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주 비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비한다. Invention described in claim 3 is characterized in that in a semiconductor integrated circuit in the device, the dispensing means comprises two minutes the multiple period according to the frequency division ratio of the different plurality of frequency divider and the frequency division ratio setting signal according to claim 2 claims and a selection circuit for selecting the output of one of the dividers.
이와 같이, 분주비가 상이한 복수 개의 분주기 및 이 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하기 때문에, 분주비 설정 신호에 따른 분주비로 더미 클록 및 기준 클록을 생성할 수 있다. Thus, to generate the dummy clock and the reference clock because a selection circuit for selecting either of the cycle frequency division ratio of the different plurality of frequency divider and of a plurality minutes a frequency divider output, the ratio of frequency division according to a division ratio setting signal can.
청구범위 제4항에 기재한 발명은 청구범위 제3항에 기재한 반도체 집적 회로 장치에 있어서, 상기 복수 개의 분주기 중 상기 선택 회로가 선택한 출력을 갖는 분주기만을 동작시킨다. Invention described in Claim 4 is characterized in that to operate the jugiman minutes with a semiconductor integrated circuit in the device, the selection circuit of the plurality of selected output frequency divider according to claim 3, wherein the claims.
이와 같이, 복수 개의 분주기 중 선택 회로가 선택한 출력을 갖는 분주기만을 동작시키기 때문에, 불필요한 전력 소비를 방지할 수 있다. In this way, since operating the jugiman minutes with a plurality of divider selection circuit to select the output of, it is possible to prevent unnecessary power consumption.
청구범위 제5항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기이다. Invention described in Claim 5 wherein is provided a semiconductor integrated circuit device as set forth in claim 2 claims, wherein the dispensing means is a variable frequency divider to change the frequency division ratio in accordance with the frequency division ratio setting signal.
이와 같이, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기를 이용함으로써, 복수 개의 분주기 및 선택 회로를 구비한 경우에 비해서 회로 규모를 작게 할 수 있다. In this way, by using the variable frequency divider to change the frequency division ratio in accordance with the frequency division ratio setting signal, it is possible to reduce the circuit scale compared with the case having a plurality of frequency dividers and a selection circuit.
청구범위 제6항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 구비한다. Invention described in Claim 6 wherein is provided a semiconductor integrated circuit in the device, the frequency division ratio setting signal generating means for generating the frequency division ratio setting signal to detect the frequency of the input clock signal according to claim 2 claims do.
이와 같이, 입력 클록 신호의 주파수를 검출하여 분주비 설정 신호를 생성하 기 때문에, 사용시에 입력 클록 신호의 주파수가 변하더라도, 분주 수단의 분주비를 최적의 값으로 설정할 수 있다. In this way, even by detecting the frequency of the input clock signal to produce because the frequency division ratio setting signal, the frequency of the input clock signal, in use, changes, it is possible to set the frequency division ratio of the frequency division means at the best value.
청구범위 제7항에 기재한 발명은 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통해서 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서, 상기 입력 클록 신호를 1/2의 분주비로 분주하는 1/2 분주 수단과, 상기 입력 클록 신호의 주파수에 따라서 상기 입력 클록 신호 또는 상기 1/2 분주 수단이 출력하는 클록 신호 중 어느 하나를 선택하여 상기 분주 수단에 제공하는 선택 수단을 구비한다. Invention described in claim 7, wherein the dummy delayed by the phase with the input clock signal of the reference clock generated by dividing the input clock signal to frequency division means frequency division with frequency division means through the first variable delay means, and the dummy circuit in order to match the phase of the clock in a semiconductor integrated circuit device including a DLL circuit for controlling the delay amount of the first variable delay means, and 1/2 frequency divider means for frequency division of the input clock signal frequency division ratio of 1/2 and , according to the frequency of the input clock signal and a selection means for providing to said dispensing means for selecting one of the clock signal to the input clock signal frequency division means or the output of the half.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2 분주된 클록 신호 중 어느 하나를 선택하여 분주 수단에 제공하기 때문에, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다. In this way, even if, because of the type according to the frequency of the clock signal input clock signal or a half-frequency division means into half the frequency division clock signal by selecting one providing a frequency division means, the frequency of the input clock signal changes underflow and it is possible to prevent the occurrence of overflow.
도 2는 본 발명의 DLL 회로의 제1 실시예의 블록도를 도시하고 있다. 2 shows a first embodiment of a block diagram of a DLL circuit according to the present invention. 도 2에서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼의 기능을 하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. In Figure 2, an external clock through a clock input pad 10, which is input from an external signal it is provided to a 1/2 frequency divider 30 and the selection circuit 32 via the input circuit 20 to the function of a buffer. 1/2 분주기(30)는 외부 클록 신호를 1/2 분주하여, 위상이 서로 정확하게 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다. A 1/2 frequency divider 30 divides one-half the external clock signal, the phase is exactly 180 degrees from each other difference frequency division clock (0 °) and reverse frequency divider to generate a clock selection (180 °) circuit 32 to provide.
선택 회로(32)는 도 3에 도시되어 있으며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터 분주된 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터 반전된 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 모드 신호(DL)를 반전시켜 모드 신호(DL)와 함께 그 반전된 모드 신호를 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다. Select circuit 32 is shown in Figure 3, the transfer gate 56 receives a clock division from the transfer gate 55, a 1/2 frequency divider 30 receives the output signal of input circuit 20 , the transfer gate 57 and the mode signal (DL) by reversing the mode signal (DL) and that the inverted mode, the transfer gate signal (with 55-57 receives the inverted clock from the frequency divider 1/2 frequency divider 30 ) it is composed of an inverter 58 to provide the.
또한, 모드 신호(DL)는 데이터 레이턴시(data latency)가 3인 상태에서 하이 레벨(H)이 되는 신호이며, 모드 레지스터(34)로부터 제공된다. In addition, a mode signal (DL) is provided from a data latency (data latency), and the signal is at the high level (H) in the state 3, a mode register 34. 여기서, 데이터 레이턴시란 출력 회로(50)에 있어서의 동작 속도(동작 모드)를 나타내고, 외부 클록 신호의 주파수가 높을수록 그 값이 커진다. Here, the data latency is shown the operation speed (operation mode) of the output circuit 50, the higher the frequency of the external clock signal, the greater the value. 선택 회로(32)는 모드 신호 DL이 하이 레벨(H)일 때(외부 클록 신호의 주파수는 가장 낮음), 트랜스퍼 게이트(55)가 온(on)이고 트랜스퍼 게이트(56, 57)가 오프(off)로 되어, 입력 회로(20)의 외부 클록 신호는 트랜스퍼 게이트(55)를 통과하여 선택 회로(32)의 단자(32A)로 출력되어 0 도 DLL 블록(35)에 제공된다. Selection circuit 32 a mode signal DL to the high level (H) one time (the frequency of the external clock signal is lowest), the transfer gate 55 is turned on (on) and off the transfer gate (56, 57) (off ) is in an external clock signal from the input circuit 20 through the transfer gate 55 is outputted to the terminal (32A) of the selection circuit 32 0 may be provided in the DLL block 35. 또한, 단자(32B)에서는 신호가 출력되지 않는다. Further, the terminal (32B) is not in the output signal.
한편, 모드 신호(DL)가 로우 레벨(L)일 때 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되어, 분주 클록 및 반전 분주 클록은 각 트랜스퍼 게이트(56, 57)를 지나 각 선택 회로(32)의 단자(32A, 32B)로 출력되어 0 도 DLL 블록(35)에 제공된다. On the other hand, the mode signal (DL) and the transfer gates 56 and 57 are on and the transfer gate 55 is off, the frequency division clock and the inverted frequency division clock, each transfer gate (56, 57) when a low level (L) the pass is output to the terminal (32A, 32B) of each selection circuit 32 0 may be provided in the DLL block 35.
선택 회로(32)의 단자(32A)로 출력된 신호(DL=L일 때 분주 클록, DL=H일 때 외부 클록 신호)는 도 2에 도시된 0 도 DLL 블록(35)의 분주기(36, 38) 및 지연 회 로(42)에 제공되고, 선택 회로(32)의 단자(32B)로부터 출력되는 신호(DL=L일 때 반전 분주 클록, DL=H일 때 무신호)는 지연 회로(41)에 제공된다. Terminal (32A), a signal output by the selection circuit 32 (when DL = L frequency division clock, when the DL = H the external clock signal) has a frequency divider (36 of the 0 ° DLL block 35 shown in FIG. no signal) when, 38) and is provided to the delay times (42), when the signal (DL = L outputted from the terminal (32B) of the selection circuit 32 is reverse frequency division clock, DL = H delay circuit ( 41) is provided on.
분주기(36)는 상기 분주 클록 또는 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되는 클록 신호보다 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이를 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다. The dispenser 36 has the division clock or an external clock signal, for example by frequency division ratio of 1/4 frequency division, as in one period than the clock signal provided the high level (H), by three cycles of the low level (L) dummy clock (Z) and with it to generate the reference clock (X) inverting a first period as a low level (L) and a high level by a third period (H) provides the selection circuit 40.
또한, 분주기(38)는 상기한 분주 클록 또는 외부 클록 신호를, 예컨대 2/4의 분주비로 분주하여, 제공되고 있는 클록 신호보다 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 2 주기만큼 로우 레벨(L)이고, 2 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다. Further, the frequency divider 38 is the above-described frequency division clock or an external clock signal, for example by frequency division ratio of frequency division of 2/4, the second clock cycle the high level (H) as the more signals that provide a second period by the low level (L ) to provide a dummy clock (Z) and a low level by this reversed two periods (L), and the second period the high level (H) of the reference clock (X), select circuit 40 to generate as much.
선택 회로(40)는 모드 레지스터(34)로부터 제공되는 모드 신호(LF)[데이터 레이턴시 6의 상태에서 하이 레벨(H)이 되는 신호]가 하이 레벨(H)일 때, 분주기(36)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택하고, 모드 신호(HF)[데이터 레이턴시 10, 12의 상태에서 하이 레벨(H)이 되는 신호]가 하이 레벨(H)일 때, 분주기(38)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택한다. When the selecting circuit 40, a mode register 34, mode signal (LF) [a high level in the state of the data latency 6 (H) The signal] is at a high level (H) supplied from, a frequency divider 36 when the output dummy clock (Z) and the reference clock (X) the selection, and the mode signal (HF) [data latency 10, the high level (H) signal is in the 12 state] is at a high level (H) to, minutes selecting a dummy clock (Z) and the reference clock (X) to the period (38) outputs. 여기서 선택된 기준 클록(X)은 위상 비교기(44)에 제공되고, 선택된 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 후 위상 비교기(44)에 제공된다. The selected reference clock (X) is provided to phase comparator 44 and the selected dummy clock (Z) is provided to phase comparator 44 and then delayed through the dummy delay circuit 45 and the dummy circuit (46).
더미 회로(46)는 입력 회로(20), 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로로, 동일한 지연량을 갖고 있다. The dummy circuit 46 is the same circuit and the input circuit 20, a 1/2 frequency divider 30 and the output circuit 50, has the same delay amount. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ)과 위상 비교기(44)로부터의 기준 클록(X)과 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. A phase comparator (44) provides a delayed dummy clock (dZ) and a phase comparator 44. The reference clock (X) and to the phase comparator to generate a phase difference signal delay control circuit 47 from the from the dummy circuit 46 do. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. Delay control circuit 47 controls the delay amount of the dummy delay circuit 45 in the direction to eliminate a phase difference based on the phase difference signal. 이에 의해, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)보다 외부 클록 신호의 k 주기(여기서는 k=2)만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다. As a result, the delayed dummy clock (dZ) increases the reference clock (X) to match the rise, that is, it delayed k period of the dummy clock (dZ) the external clock signal than the reference clock (X) (in this case k = 2) as the delay to variably control the delay amount of the dummy delay circuit 45 so that the.
그런데, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 지연량이 동일하도록 제어되고, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되며, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)은 반전 리얼 클록으로서 출력 회로(50)에 제공된다. However, the delay that receives the delay receives the inverted frequency division clock circuit 41 and the frequency division clock circuit 42 is the same configuration as that of the dummy delay circuit 45, the dummy delay circuit 45 by the delay control circuit 47 and the delay amount is controlled to be equal to, 360 ° delayed frequency division clock from the delay circuit 42 (0 degree clock) is supplied to the output circuit 50 as a real clock, from the delay circuit 41 is 180 degrees delayed frequency division clock (180 FIG clock) is a real inverted clock is provided to the output circuit 50. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여, 이를 데이터 출력 패드(52)로 출력한다. Output circuit 50 in synchronization with the real clock and inverted clock real respectively buffers data on the data bus, and outputs it to the data output pad 52. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기한다. That is, the data output from the output circuit 50 in synchronization with the input clock signal given from the outside to the clock input pad 10.
여기서, 모드 신호 LF가 하이 레벨(H)일 때(데이터 레이턴시 6) 및 모드 신호 HF가 하이 레벨(H)일 때(데이터 레이턴시 10, 12)에 0 도 DLL 블록(35)에서 분주 클록(0 도 클록) 및 180 도 지연된 분주 클록(180 도 클록)을 생성하는 것은, 데이터 레이턴시가 6, 10 및 12인 외부 클록 신호가 고주파수의 상태에서 출력 회 로(50)에 판독 데이터를 제공하는 DRAM이 0 도 클록 및 180 도 클록 각각에 동기하여 데이터를 판독함으로써 외관상 액세스(access) 속도가 2 배인 고속 액세스를 행하기 때문이다. Here, the mode signal LF is at a high level (H) one time (data latency 6) and a mode signal HF is at a high level (H) one time (data latency, 10, 12) to zero degree frequency divider clock (0 in DLL block 35 FIG clock), and 180 is to generate a delayed frequency division clock (180 clocks), the DRAM, which is a data latency, 6, 10 and 12, the external clock signal provides the read data to the output time in a high frequency state 50 0 is because the clock and also in synchronization with the clock 180, respectively to perform the apparent access (access) speed is twice as high-speed access by reading the data.
또한, 모드 신호(DL)가 하이 레벨(H)일 때(데이터 레이턴시 3), 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로부터 출력하여 0 도 DLL 블록(35)의 지연 회로(42)에 제공하며, 선택 회로(32)가 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는 것은 데이터 레이턴시가 3인 외부 클록 신호의 가장 낮은 주파수 상태에서 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문이다. In addition, a mode signal (DL) is at a high level (H) one time (data latency. 3), the selection circuit 32 outputs the external clock signal is not frequency division ratio of frequency division of 1/2 from the terminal (32A) is also 0 DLL and provided to the delay circuit 42 of the block 35, the selection circuit 32 does not output the signal to the delay circuit 42 of 0 ° DLL block 35 from the terminal (32B), the data latency is 3 or the DRAM that provides the read data to the output circuit 50 from the low frequency condition of the external clock signal 180 is due to fully accessible, simply by synchronization with the clock.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단에 의해 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주기(36, 38)에 제공하기 때문에, 입력 클록 신호의 주파수가 더욱 광범위하게 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다. Because it provides the In this way, the frequency of the input clock signal according to input clock signal or 1/2 of the clock signal frequency division ratio of frequency division of 1/2 by the frequency division means selects one to a frequency divider (36, 38), the input even if the frequency of the clock signal changes more broadly it is possible to prevent the occurrence of underflow and overflow.
도 4는 도 2에 도시된 1/2 분주기(30)의 한 구성예를 도시한 회로도이고, 도 5는 1/2 분주기(30)의 각 노드의 신호 파형을 도시한 도면이다. 4 is showing an example of the configuration of the 1/2 frequency divider 30 shown in Figure 2 the circuit diagram, Figure 5 is a view showing a signal waveform of each node of the 1/2 frequency divider 30. 도 4에 도시된 바와 같이, 1/2 분주기(30)는 NAND 게이트(61∼68) 및 인버터(69)로 구성된다. As shown in Figure 4, the half-divider 30 is composed of a NAND gate (61-68) and an inverter (69). 신호 IN[입력 회로(10)로부터의 외부 클록 신호]은 제1 게이트부의 NAND 게이트(61, 62)에 제공되는 동시에, 인버터(69)에서 반전되어 제2 게이트부의 NAND 게이트(65, 66)에 제공된다. The signal IN [input circuit external clock signal from the (10) is at the same time, is inverted by the inverter 69, the second gate portion NAND gates 65 and 66 are provided to the first gate portion NAND gate (61, 62) It is provided.
슬레이브(slave) 래치부의 NAND 게이트(68, 67) 각각의 출력은 NAND 게이트(61, 62) 각각에 제공되고, NAND 게이트(61, 62) 각각의 출력은 마스터(master) 래치부의 NAND 게이트(63, 64)에 제공된다. Slave (slave) Each output latch portion NAND gate (68, 67) are NAND gates (61, 62) is provided in each, the NAND gate (61, 62) each of the output NAND gate (63 latch portion master (master) , it is provided to the 64). NAND 게이트(63, 64) 각각에는 NAND 게이트(64, 63) 각각의 출력이 제공되고, NAND 게이트(63, 64) 각각의 출력의 상보 신호는 NAND 게이트(65, 66)에 제공된다. Each NAND gate 63 and 64 is provided with respective outputs of NAND gates (64, 63), the complementary signal of the output of each of NAND gates 63 and 64 is provided to NAND gates 65 and 66. NAND 게이트(67, 68) 각각에는 NAND 게이트(65, 66) 각각의 출력이 제공되고, NAND 게이트(67, 68) 각각의 출력의 상보 신호는 NAND 게이트(68, 67)에 제공된다. There is provided by the output of each of NAND gates 65 and 66, each NAND gate (67, 68), the complementary signal of the output of each of NAND gates 67 and 68 is provided to NAND gates (68, 67).
각 NAND 게이트(61 내지 68)의 출력 단자는 각 노드(no2 내지 no9)에 대응한다. The output terminal of each of NAND gates (61 to 68) correspond to each node (no2 to no9). 노드(no5)에서의 신호를 분주 클록으로서 추출하면, 노드(no4)에서는 분주 클록에 대하여 위상이 180 도 차이나는 반전 분주 클록이 추출된다. When extracting a clock frequency divider the signal at node (no5), node (no4) in the phase difference with respect to the frequency division clock 180 is extracted is inverted frequency division clock. 이 분주 클록을 도 2의 지연 회로(42) 및 분주기(43)에 제공하고, 반전 분주 클록을 지연 회로(41)에 제공한다. The frequency division clock is also provided to a delay circuit 42 and the frequency divider 43 of the second, and provides a reverse frequency division clock to the delay circuit 41.
이와 같이, 입력 클록 신호로 슬레이브 래치부의 출력 상보 신호를 게이팅(gating)하여 마스터 래치부에서 래치하고 입력 클록 신호의 반전 신호로 마스터 래치부의 출력 상보 신호를 게이팅하여 슬레이브 래치부에서 래치하여 마스터 래치부의 출력 상보 신호를 출력하기 때문에, 제1 및 제2 분주 클록 신호의 위상을 정확히 180 도 차이나게 할 수 있다. Thus, the input clock signal to the slave latch unit outputs complementary signals the gated (gating) to the master latches in the latch portion, and gating the master latch section outputs complementary signals to the inverted signal of the input clock signal, the slave latch unit to latch from the master latch unit since the complementary output an output signal, the first and second phase of the frequency division clock signal can be reminded exactly 180 degrees.
선택 회로(40)에서는 모드 신호(LF)가 하이 레벨(H)일 때 각 NAND 게이트(320, 322)의 출력 신호가 선택되어 NAND 게이트(324, 325)로부터 기준 클록(X) 및 더미 클록(Z)으로 출력된다. Select circuit 40, the mode signal (LF) is at a high level (H) days when the output signal is selected for each NAND gate (320, 322) the reference clock (X), and the dummy clock from the NAND gates 324 and 325 ( Z) is output to. 또한, 모드 신호(HF)가 하이 레벨(H)일 때 각 NAND 게이트(321, 323)의 출력 신호가 선택되어 NAND 게이트(324, 325)로부터 기준 클록(X) 및 더미 클록(Z)으로 출력된다. In addition, a mode signal (HF) is at a high level (H) days when the output signals of the NAND gates 321 and 323 is selected, outputted to the reference clock (X), and the dummy clock (Z) from the NAND gates 324 and 325 do.
이에 의해서, 모드 신호 LF가 하이 레벨(H)일 때는 단자(305)에 입력되는 도 7(a)에 도시된 클록 신호에 대하여, 도 7(b)에 도시된 더미 클록(Z) 및 도 7(c)에 도시된 기준 클록(X)이 출력되고, 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록 지연 제어 회로(47)에 의해서 제어가 행해진다. Accordingly, the mode signal LF is at a high level (H), it indicates the terminal of the dummy clock (Z) and 7 shown in 305 of FIG. 7 with respect to the clock signal (b) shown in 7 (a) is also input to the (c) the reference clock (X), the delay control so as to match the increase in is outputted, the dummy delay circuit 45 and increase the reference clock of the dummy circuit 46 is delayed dummy clock (dZ) through (X) shown in it is controlled by the circuit 47 is performed. 또한, 모드 신호 HF가 하이 레벨(H)일 때는 단자(305)에 입력되는 도 8(a)에 도시된 클록 신호에 대하여, 도 8 (b)에 도시된 더미 클록(Z) 및 도 8(c)에 도시된 기준 클록(X)이 출력되어, 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록 지연 제어 회로(47)에 의해서 제어가 행해진다. In addition, a mode signal HF the dummy clock (Z) and 8 shown in the high level (H) it indicates the terminal of Fig. 8 with respect to the clock signal shown in Figure 8 (a) input to the (305) (b) ( c the reference clock (X) shown in) is run, the dummy delay circuit 45 and delay control to ensure the increase of the dummy circuit (rising clock (X based on the delayed dummy clock (dZ) through 46)) circuit the control is performed by (47).
그런데, 단자(305)에 입력되는 도 9(a)에 도시된 클록 신호가 고주파수 대역인 경우, 더미 클록(Z) 및 기준 클록(X)은 도 9의 (b), (c)에 실선으로 도시된 바와 같이 되어, 더미 지연 회로(45)의 지연량이 최소가 되도록 제어하더라도 더미 지연 회로(45) 및 더미 회로(46)에서 지연된 도 9(d)에 나타내는 더미 클록(dZ)의 상승이 기준 클록(X)의 상승보다 지연되는 언더플로우가 발생하지만, 본 발명에서는 분주비를 크게 하여, 더미 클록(Z) 및 기준 클록(X)이 도 9의 (b), (c)에 파선으로 도시된 바와 같이 나타나기 때문에, 더미 지연 회로(45)의 지연량을 제어함으로써 도 9(d)에 나타내는 더미 클록(dZ)의 상승을 기준 클록(X)(파선)의 상승과 일치시킬 수 있다. By the way, by the solid line in the case where the clock signal shown in 9 (a) is also input to the terminal 305 of the high frequency band, a dummy clock (Z) and the reference clock (X) is (b), (c) of FIG. 9 It is, as illustrated, although the control so as to minimize the delay amount of the dummy delay circuit 45 rises a dummy clock (dZ) represents a delayed 9 in the dummy delay circuit 45 and the dummy circuit (46), (d) based on the underflow is delayed than the rise of the clock (X) occurs, but, in the present invention by increasing the frequency division ratio, the dummy clock (Z) and the reference clock (X) shown by the broken line in (b), (c) of FIG. 9 since the appearing as described, it is possible to match an increase in the dummy clock (dZ) indicating the dummy delay circuit 45 by Fig. 9 (d) controlling the amount of delay of the rise of the reference clock (X) (the broken line).
또한, 단자(305)에 입력되는 도 11(a)에 나타내는 클록 신호가 저주파수 대역인 경우, 더미 클록(Z) 및 기준 클록(X)이 도 11의 (b), (c)에 도시된 바와 같이 되어 더미 지연 회로(45)의 지연량이 최대가 되도록 제어하더라도 더미 지연 회로(45) 및 더미 회로(46)에서 지연된 도 11(d)에 나타내는 더미 클록(dZ)의 상승 이 기준 클록(X)의 상승보다 지연되는 언더플로우가 발생하지만, 본 발명에서는 분주비를 작게 하여, 도 10(a)에 도시된 클록 신호로부터 도 10의 (b), (c)에 도시된 더미 클록(Z) 및 기준 클록(X)을 얻고 있기 때문에, 더미 지연 회로(45)의 지연량을 제어함으로써 도 10(d)에 도시된 더미 클록(dZ)의 상승을 기준 클록(X)(파선)의 상승과 일치시킬 수 있다. Further, when the clock signal indicates to the terminal (305) 11 (a) is also input to the low frequency band, a dummy clock (Z) and the reference clock (X) shown in (b), (c) of Figure 11, even is such control so that the maximum delay amount of the dummy delay circuit 45, the dummy delay circuit 45 and the dummy circuit 46 increases the reference clock of the dummy clock (dZ) shown in 11 (d) delay also in the (X) the underflow is delayed than the rise occurs, but, in the present invention, by decreasing the frequency division ratio, FIG. 10 of the 10 from the clock signal shown in (a) (b), a dummy clock (Z) shown in (c) and since getting a reference clock (X), elevated matching of the dummy delay circuit 45, a dummy clock (dZ) reference clock (X) (the broken line), an increase in the city to 10 (d) by controlling the delay amount of the can.
이와 같이, 입력 클록 신호의 주파수가 고주파수일 때 분주비를 크게 함으로써 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에 칩 면적을 증대시키지 않고 전원 노이즈의 영향을 없앨 수 있다. In this way, it is possible to prevent the occurrence of an overflow at which the underflow and the frequency of the input clock signal when the frequency of the input clock signal is high the frequency of the input clock signal by increasing the frequency division ratio when the high frequency is low, the delay circuit because of the need to increase the number of stages not possible to eliminate the effect of power source noise without increasing the chip area.
또한, 도 6에 도시된 분주기(36, 38)를 이용하는 대신에 도 12에 도시된 바와 같이 분주기(36)만을 이용하여 1/4 분주 및 2/4 분주를 행하더라도 좋다. In addition, the FIG minutes as shown in Figure 12, a minute instead of using the cycle 36, 38 shown in Figure 6 using only a period (36) may be performed a 1/4 frequency divider and 2/4 frequency divider. 도 12에서는 단자(305)로부터 들어오는 클록을 직접 1/2 분주기(301)에 제공한다. 12, there is provided a terminal half-divider directly to the incoming clock from 305 (301). 그리고, 1/2 분주기(302)의 노드(no2)로부터 추출된 신호를 선택 회로(40)의 NAND 게이트(320)에 제공하는 동시에, 인버터(308)에서 반전하여 선택 회로(40)의 NAND 게이트(322)에 제공한다. Then, the 1/2 frequency divider 302, a node at the same time, to select inverted by the inverter 308, circuit 40 that provide signals to select the NAND gate 320 of the circuit 40 is extracted from the (no2) of the NAND It is provided to the gate 322. the 더욱이, 1/2 분주기(302)의 노드(no4)로부터 추출된 신호를 선택 회로(40)의 NAND 게이트(321)에 제공하는 동시에, 인버터(318)에서 반전하여 선택 회로(40)의 NAND 게이트(323)에 제공한다. Further, the 1/2 frequency divider 302, a node at the same time, to select inverted by the inverter 318, circuit 40 that provide signals to select the NAND gate 321 of the circuit 40 is extracted from the (no4) of the NAND It is provided to the gate 323.
이 구성에 있어서, 1/2 분주기(302)의 노드(no2)에 접속된 NAND 게이트(320)와 균형을 맞추기 위해서, 1/2 분주기(302)의 노드(no3)에 NAND 게이트(320)와 동 일한 구성의 더미의 NAND 게이트(출력 단자는 개방)의 입력 단자를 접속하고, 같은 식으로 1/2 분주기(302)의 노드(no4)에 접속된 NAND 게이트(321)와 균형을 맞추기 위해서, 1/2 분주기(302)의 노드(no5)에 NAND 게이트(321)와 동일한 구성의 더미의 NAND 게이트(출력 단자는 개방)의 입력 단자를 접속하여도 좋다. With this configuration, one-half minutes node NAND gate (320 to node (no3) of the NAND gate 320 and to balance the 1/2 frequency divider 302 is connected to the (no2) of period 302 ) and the NAND gate 321 and the balance connected to the node (no4) of the same NAND gate in the stack of working configuration (the output terminal is connected to the input terminals of the opening), and 1/2 frequency divider in the same manner (302) in order to match, the NAND gate of the dummy of the same configuration as that of the NAND gate 321 to the node (no5) of 1/2 frequency divider 302 may be connected to the input terminal of the (output terminal is opened).
도 13은 동일한 구성을 갖는 지연 회로(41, 42) 및 더미 지연 회로(45)의 한 구성예를 설명하기 위한 도면이다. 13 is a view for explaining a configuration example of the delay circuit having the same configuration (41, 42) and the dummy delay circuit 45. 도 13(a)는 1 비트의 지연 회로(단위 지연 회로)의 구성을 도시하고 있으며, 도 13(b)는 이 단위 지연 회로의 동작을 나타내는 타이밍도이고, 도 13(c)는 단위 지연 회로를 복수 개의 단으로 접속한 경우의 구성 및 동작을 나타낸다. Figure 13 (a) is illustrates a configuration of a delay of one bit circuit (unit delay circuit), and Fig. 13 (b) is a timing chart showing the operation of the unit delay circuit, FIG. 13 (c) is the unit delay circuit a shows the configuration and operation of a case of connecting a plurality of stages.
도 13(a)에 도시된 바와 같이, 단위 지연 회로는 2개의 NAND 게이트(401, 402) 및 인버터(403)로 이루어진다. As shown in Figure 13 (a), the unit delay circuit is comprised of two NAND gates 401 and 402 and an inverter 403. 단위 지연 회로의 동작을 도 13(b)를 참조하여 설명하면, 입력 ΦE는 활성화 신호[인에이블(enable) 신호]이며, 하이 레벨(H)일 때에 단위 지연 회로가 동작한다. Referring to 13 (b) an operation diagram of the unit delay circuits, an input ΦE is the activation signal [enabled (enable) signal], and operates the unit delay circuit when the high level (H). 도 13(b)는 인에이블 신호 ΦE가 하이 레벨(H)로 되어 신호의 액세스가 가능하게 된 상태를 도시하고 있다. Figure 13 (b) shows an enable signal ΦE a high level (H) to the signal of the access state. 또한, 도 13(b)에 있어서, IN은 단위 지연 회로에의 입력 신호를 나타내고, ΦN은 복수 개의 단으로 접속된 지연 회로 중 인접하는 우측의 단위 지연 회로로부터의 신호를 나타내며, OUT은 단위 지연 회로의 출력 신호를 나타내고, 4a-1 및 4a-2는 도 13(a)에 있어서 대응하는 노드의 파형을 나타내고 있다. In addition, in FIG. 13 (b), IN represents the input signal to the unit delay circuit, ΦN denotes a signal from the unit delay circuits of the right adjacent of the delay circuit connecting a plurality of stages, OUT is the unit delay represents the output signal of the circuit, 4a-1 and 4a-2 shows the waveform of the node corresponding to in 13 (a) FIG. 따라서, OUT은 좌측에 인접하는 단위 지연 회로의 신호 ΦN에 대응한다. Accordingly, OUT corresponds to the signal ΦN of the unit delay circuit that is adjacent to the left side.
신호 ΦN이 로우 레벨(L)일 때에는 출력 신호 OUT은 항상 로우 레벨(L)이 된 다. When the signal ΦN a low level (L) the output signal OUT is always at a low level (L). 또한, 신호 ΦN이 하이 레벨(H)이고 신호 ΦE가 로우 레벨일 때에는 출력 신호 OUT은 하이 레벨이 된다. In addition, when the signal ΦN the high level (H), signal ΦE a low level output signal OUT has the high level. 신호 ΦN가 하이 레벨이고 신호 ΦE가 하이 레벨일 때에는 입력 신호 IN이 로우 레벨(L)이면 출력 신호 OUT은 하이 레벨(H)이 되며, IN이 하이 레벨(H)이면 로우 레벨(L)이 된다. If the signal ΦN is at a high level and the input signal IN is low level when the signal ΦE is at a high level (L) the output signal OUT is at the high level (H), IN This is a high level (H) is at a low level (L) .
도 13(a)의 회로에 의하면, 인에이블 신호(ΦE)가 하이 레벨(H)인 상태에서 입력 신호 IN이 상승하면 그 입력 신호는 화살표의 경로로 전파되지만, 인에이블 신호(ΦE)가 로우 레벨(L)인 상태에서는 입력 신호 IN이 출력 OUT으로 화살표의 경로로 전파되지 않도록 되어 있다. According to the circuit of Figure 13 (a), the enable signal (ΦE) is at a high level when the input signal IN rises from the (H) state that the input signals are propagated to the path of the arrow, the enable signal (ΦE) is at a low in the state level (L) it is not the input signal iN is not propagated to the output OUT to the path of the arrow.
도 13(c)는 도 13(a)에 나타내는 단위 지연 회로를 복수 개의 단으로 직렬 접속한 예이며, 실제의 지연 회로(33) 및 더미 지연 회로(34)에 해당한다. Figure 13 (c) is connected in series to the unit delay circuit shown in Fig. 13 (a) also a plurality of stages for example, corresponds to the actual delay circuit 33 and the dummy delay circuit 34 of the. 도 13(c)에서는 3 개의 단으로만 도시되어 있지만, 실제로는 원하는 지연량를 얻을 수 있도록 다수의 단으로 접속되어 있다. Figure 13 (c) is shown in only three stages, but, in fact, is connected to a plurality of stages so as to obtain the desired delay ryangreul. 또한, 인에이블 신호 ΦE의 신호선은 회로 요소마다에 ΦE-1, ΦE-2 및 ΦE-3과 같이 복수 개가 있으며, 이들 신호는 지연 제어 회로(32)에서 제어된다. In addition, the signal line of the enable signal ΦE are 2 for a plurality, such as ΦE-1, ΦE-2 and 3-ΦE in each circuit element, and these signals are controlled by the delay control circuit 32.
도 13(c)에서는 중앙의 단위 지연 회로가 활성화되어 있고 인에이블 신호 ΦE-2가 하이 레벨(H)로 되어 있다. Figure 13 (c) in a unit delay circuit in the center is active and the enable signal ΦE-2 is a high level (H). 이 경우, 입력 신호 IN이 로우 레벨(L)에서 하이 레벨(H)로 변하면, 좌측의 단위 지연 회로와 우측의 단위 지연 회로의 인에이블 신호 ΦE-1 및 ΦE-3은 로우 레벨이므로 굵은 선과 같이 입력 신호 IN은 NAND 게이트(401-1 및 401-3)에서 멈춰 버린다. In this case, the input signal IN is low level changes from (L) to the high level (H), the enable signal ΦE-1 and ΦE-3 of the unit delay circuit and a right unit delay circuits of the left side, so as the thick lines and the low level input signal iN is discarded to stop the NAND gates (401-1 and 401-3).
한편, 활성화되어 있는 중앙의 단위 지연 회로의 인에이블 신호(ΦE-2)가 하 이 레벨(H)이므로, 입력 신호(IN)는 NAND 게이트(401-2)를 통과한다. On the other hand, because it is the enable signal (ΦE-2) of the central unit delay circuit that is activated to the level (H), the input signal (IN) is passed through a NAND gate (401-2). 우측의 단위 지연 회로의 출력 신호 OUT이 하이 레벨(H)이므로 입력 신호(IN)는 NAND 게이트(402-2)도 통과하여, 출력 신호 OUT으로서 로우 레벨(L)의 신호가 전파되게 된다. Since the output signal of the unit delay circuits of the right OUT to the high level (H) is presented input signal (IN) is passed through FIG NAND gate (402-2), as an output signal OUT radio wave signal of a low level (L). 이와 같이, 우측의 출력 신호 OUT, 즉 인에이블 신호 ΦN이 로우 레벨(L)일 때에는 출력 신호 OUT은 항상 로우 레벨(L)이 되기 때문에, 이 로우 레벨(L)의 신호가 좌측의 단위 지연 회로의 NAND 게이트 및 인버터에 순차 전달되어 최종적인 출력 신호로서 추출된다. In this way, the output signal of the right OUT, i.e., the enable signal ΦN a low level (L) day when the output signal OUT is always low level, since the (L), a signal of a low level (L) units of delay of the left circuit It is sequentially transmitted to the NAND gate and an inverter is taken as the final output signal.
이와 같이, 활성화된 단위 지연 회로를 통해 입력 신호 IN은 되꺾이도록 신호 전달되어, 최종적인 출력 신호가 된다. In this way, through the activation unit delay circuit input signal IN is signaling to be kkeokyi, is the final output signal. 즉, 어떤 부분의 인에이블 신호 ΦE를 하이 레벨(H)로 할 것인지에 따라서, 지연량을 제어할 수 있다. That is, according to whether the enable signal ΦE of which parts to the high level (H), it is possible to control the delay amount. 1 비트의 지연량(단위 지연량)은 NAND 게이트 및 인버터의 합계 신호 전파 시간의 합으로 결정되며, 이 시간이 DLL 회로의 지연 단위 시간이 되고, 그리고 전체의 지연 시간은 단위 지연량에 통과하는 단수를 곱한 양이 된다. Delay (unit delay amount) of one bit is determined by the sum of the total signal propagation time of the NAND gate and an inverter, and this time is a delay unit of time of the DLL circuit, and delay time of the whole through the unit delay amount this amount is multiplied by the number of stages.
도 14는 도 2에 도시된 지연 제어 회로(47)의 한 구성을 도시한 회로도이다. 14 is a circuit diagram showing a configuration of the delay control circuit 47 shown in Fig. 지연 제어 회로(47)는 상기와 동일한 단위 지연 회로를 갖는 단위 지연 제어 회로(430-2)를 지연 회로(41, 42) 및 더미 지연 회로(45)의 단위 지연 회로의 단수만큼 접속한 구성으로 되어 있고, 각 단의 출력이 지연 회로 각 단의 인에이블 신호 ΦE가 된다. Delay control circuit 47 is configured as a connecting unit of the delay control circuit (430-2) which has the same unit delay circuit and the circuit as the number of stages of the unit delay of the delay circuit (41, 42) and the dummy delay circuit 45 It is, and the output of each stage is the enable signal of the delay circuit ΦE each stage.
단위 지연 제어 회로(430-2)는 NAND 게이트(432-2) 및 인버터(433-2)로 구성된 플립플롭의 양단에 각각 직렬로 접속된 트랜지스터(435-2, 437-2, 438-2, 439- 2) 및 NOR 게이트(431-2)를 갖고 있다. Unit delay control circuit (430-2) is a transistor connected in series between both terminals of each flip-flop composed of NAND gates (432-2) and an inverter (433-2), (435-2, 437-2, 438-2, 439- has a 2) and a NOR gate (431-2). 트랜지스터(438-2)의 게이트는 전단의 단위 지연 제어 회로의 노드(5a-2)에 접속되고, 트랜지스터(439-2)의 게이트는 후단의 단위 지연 제어 회로의 노드(5a-5)에 접속되어, 전단과 후단의 신호를 수신하도록 되어 있다. The gate of the transistor (438-2) is connected to the node (5a-2) of the front end of the unit delay control circuit, the gate of the transistor (439-2) is connected to the node (5a-5) of the unit delay control circuit of the rear end is is adapted to receive a signal of the front end and rear end. 한편, 직렬 접속되어 있는 다른 쪽의 트랜지스터에는 카운트업할 때의 셋트 신호 ΦSE 및 ΦSO 및 카운트다운할 때의 리셋 신호 ΦRE 및 ΦRO가 1 비트 걸러서 접속되어 있다. On the other hand, the other side of the transistor that is connected in series has a reset signal ΦRE ΦRO and at the time of set-down signal and ΦSE ΦSO and counting of the count back up is connected to every other bit.
도 14에 도시된 바와 같이, 중앙의 단위 지연 제어 회로(430-2)에서는 트랜지스터(435-2)의 게이트에 셋트 신호 ΦSO가 제공되고, 트랜지스터(437-2)에 리셋 신호 ΦRO가 제공되고, 트랜지스터(437-2)에 리셋 신호 ΦRO가 제공되며, 또한 단위 지연 제어 회로(430-2)의 전단 및 후단의 양측 회로의 각 대응하는 트랜지스터의 게이트에는 각각 셋트 신호 ΦSE 및 리셋 신호 ΦRE가 제공되고 있다. In the central unit of the delay control circuit (430-2), and the reset signal ΦSO to the gate of the transistor (435-2) provided, a reset signal is provided to ΦRO transistor (437-2), as shown in Figure 14, and a reset signal ΦRO a transistor (437-2) provided, and gates of the corresponding transistors in the front end and both sides of the circuit at the rear end of the unit delay control circuit (430-2) are respectively set ΦSE signal and a reset signal is provided ΦRE have. 또한 NOR 게이트(431-2)에는 좌측(전단)의 회로의 노드(5a-1) 및 회로(430-2)의 노드(5a-4)의 신호가 입력되는 구성으로 되어 있다. In addition, the NOR gate (431-2) has a signal node (5a-4) of the left (front end) node (5a-1) and circuitry (430-2) of the circuit is in an input configuration. 또한, ΦR은 단위 지연 제어 회로를 리셋하는 신호이며, 전원 투입후에 일시적으로 로우 레벨(L)이 되고, 그 후에는 하이 레벨(H)로 고정된다. Also, ΦR is a signal for resetting the delay unit of the control circuit, after power is temporarily low level (L), and then is fixed to the high level (H).
도 15는 도 14에 도시된 지연 제어 회로(47)의 동작을 설명하기 위한 타이밍도이다. 15 is a timing chart for explaining the operation of the delay control circuit 47 shown in Fig.
도 15에 나타낸 바와 같이, 우선 리셋 신호 ΦR가 일시적으로 로우 레벨(L)이 되고, 노드(5a-1, 5a-3, 5a-5)가 하이 레벨(H), 5a-2, 5a-4, 5a-6이 로우 레벨(L)로 셋트된다. As shown in Fig. 15, first, a reset signal ΦR temporarily become a low level (L), node (5a-1, 5a-3, 5a-5) is at a high level (H), 5a-2, 5a-4 , 5a-6 is set to the low level (L). 그리고, 카운트업할 때에는 카운트업 신호(셋트 신호) ΦSE 및 ΦSO가 교대로 하이 레벨(H)과 로우 레벨(L)을 반복한다. And, when the count back up and repeats the count-up signal (reset signal), the high level (H) and low level (L) and a ΦSE ΦSO alternately.
셋트 신호 ΦSE가 로우 레벨(L)에서 하이 레벨(H)로 되면, 노드(5a-1)는 접지되어 로우 레벨(L)이 되고, 노드(5a-2)는 하이 레벨(H)로 변한다. When the reset signal ΦSE is at a low level (L) to the high level (H), and the node (5a-1) is connected to ground the low level (L), node (5a-2) is changed to the high level (H). 노드(5a-2)가 하이 레벨(H)로 변한 것을 받아, 출력 신호(인에이블 신호) ΦE-1는 하이 레벨(H)에서 로우 레벨(L)로 변한다. Receiving the node (5a-2) is changed to the high level (H), changes in the output signal (enable signal) ΦE-1 is a high level (H) to the low level (L). 이 상태는 플립플롭에 래치되기 때문에, 셋트 신호 ΦSE가 로우 레벨(L)로 되돌아 가더라도, 인에이블 신호 ΦE-1는 로우 레벨(L)로 유지된다. This state, since the latch flip-flop, a reset signal ΦSE even if it returns to the low level (L), the enable signal ΦE-1 is maintained at a low level (L). 그리고, 노드(5a-1)가 로우 레벨(L)로 변화한 것을 받아, 인에이블 신호(출력 신호) ΦE-2가 로우 레벨(L)에서 하이 레벨(H)로 변한다. In addition, changes to the node (5a-1) is at a low level to take a change in (L), the enable signal (output signal) the high level (H) ΦE-2 at a low level (L). 노드(5a-2)가 하이 레벨(H)로 변했기 때문에 트랜지스터(438-2)는 온 상태가 되고, 셋트 신호 ΦSO가 로우 레벨(L)에서 하이 레벨(H)로 되면, 노드(5a-3)는 설치되어 로우 레벨(L)로, 또한 노드(5a-4)는 하이 레벨(H)로 변한다. Node (5a-2) is because when byeonhaetgi to the high level (H), the transistor (438-2) is in the ON state, the reset signal ΦSO from the low level (L) to the high level (H), the node (5a-3 ) is provided to the low level (L), also nodes (5a-4) is changed to the high level (H). 더욱이, 노드(5a-4)가 하이 레벨(H)로 변화된 것을 받아, 인에이블 신호 ΦE-2는 하이 레벨(H)에서 로우 레벨(L)로 변한다. Furthermore, changes in node (5a-4) is at a high level that the received changed to (H), the enable signal ΦE-2 is a high level (H) to the low level (L). 이 상태는 플립플롭에 래치되기 때문에, 셋트 신호 ΦSO가 로우 레벨(L)로 되돌아 가더라도, 인에이블 신호 ΦE-2는 로우 레벨(L)로 유지된다. This state, since the latch flip-flop, a reset signal ΦSO even if it returns to the low level (L), the enable signal ΦE-2 is maintained at a low level (L).
그리고, 노드(5a-3)가 로우 레벨(L)로 변화한 것을 받아, 인에이블 신호 ΦE-3이 로우 레벨(L)에서 하이 레벨(H)로 변한다. Then, the change in the node (5a-3) is accepted that the change to the low level (L), the enable signal ΦE-3 at a low level (L) to the high level (H). 도 8에서는 셋트 신호 ΦSE 및 ΦSO가 1 펄스씩만 도시되어 있지만, 단위 지연 제어 회로가 여러 단에 접속되어 있고 셋트 신호 ΦSE 및 ΦSO가 교대로 하이 레벨(H)과 로우 레벨(L)을 반복하면, 출력 신호(인에이블 신호) ΦE가 하이 레벨(H)이 되는 단의 위치가 순차적으로 우측으로 시프트된다. When Fig. 8, the reset signal ΦSE and ΦSO is connected to the first pulse ssikman are shown, the unit delay control circuit a number of stages and the reset signal ΦSE and ΦSO are alternately repeated at the high level (H) and low level (L), the the output signal (enable signal) stage ΦE is that the high level (H) position is shifted to the right by one. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 증 가시킬 필요가 있는 경우에는 교대로 셋트 신호 ΦSE 및 ΦSO의 펄스를 입력하면 된다. Accordingly, if the input is the shift pulse of the set signal and ΦSE ΦSO in the case where the phase comparison result of increased visible keel need a delay amount by a comparison of the circuit 31.
카운트업 신호(셋트 신호) ΦSE 및 ΦSC와, 카운트다운 신호(리셋 신호) ΦRE 및 ΦRO가 출력되지 않은 상태, 즉 로우 레벨(L)인 상태가 유지되면, 인에이블 신호 ΦE가 하이 레벨(H)로 되는 단의 위치는 고정된다. Count-up signal (reset signal) when the ΦSE and ΦSC, the count-down signal (reset signal) ΦRE and status ΦRO is not output, that is, the status is kept low level (L), the enable signal ΦE is at a high level (H) position of the stage in which is fixed. 따라서, 위상 비교 회로(31)의 비교 결과에 따라 지연량을 유지할 필요가 있는 경우에는 신호 ΦSE, ΦSO, ΦRE 및 ΦRO의 펄스를 입력하지 않는다. Therefore, in the case where it is more important to keep the delay amount according to the comparison result of the phase comparison circuit 31 does not input the pulse signal ΦSE, ΦSO, ΦRE and ΦRO.
카운트다운할 때에는 리셋 신호 ΦRE 및 ΦRO의 펄스를 교대로 입력하면, 카운트업시와 반대로 출력 ΦE가 하이 레벨(H)이 되는 단의 위치가 순차적으로 좌측으로 시프트된다. When the down-count input if the pulse of the reset signal and ΦRE ΦRO in turn, the position of the count-up state, as opposed to the output stage ΦE is that the high level (H) is sequentially shifted to the left.
이상 설명한 바와 같이, 도 14에 나타낸 지연 제어 회로(47)에서는 펄스를 입력함으로써, 인에이블 신호 ΦE가 하이 레벨(H)이 되는 단의 위치를 하나씩 이동시키는 것이 가능하고, 이들 인에이블 신호 ΦE로 도 13(c)에 나타낸 지연 회로를 제어하면 지연량을 1 단위씩(단위 지연 시간마다) 제어할 수 있다. By an input pulse in the delay control circuit 47 shown in Figure 14. As described above, the enable signal ΦE the position of the high level (H) only that in one movement is possible, and these enable signals ΦE that Figure 13 (c) (each unit delay time) by controlling the delay circuit for delay by a unit shown in can be controlled.
다음에, 도 2에 도시된 위상 비교기(44)의 구성을 설명한다. Next, the configuration of the phase comparator 44 shown in Fig. 위상 비교기(44)는 도 16에 도시된 위상 비교부 및 도 18에 도시된 증폭 회로부로 구성된다. A phase comparator (44) is composed of an amplification circuit illustrated in the phase comparator and 18 shown in FIG. 우선, 도 16에 도시된 위상 비교부에 관해서, 도 17을 참조하여 설명한다. First, a description with reference to Figure 17 as to the phase comparator shown in Fig.
도 17에 있어서, 참조 부호 Φout 및 Φext는 이 위상 비교 회로에서 비교되는 출력 신호(S0) 및 외부 클록 신호(S3)를 나타내고, 신호 Φext를 기준으로 하여 신호 Φout의 위상이 판정된다. 17, the reference numerals and Φout Φext this phase comparator output signal (S0) and represents the external clock signal (S3) to be compared in, it is determined that the phase of the signal by the signal Φout Φext based. 또한, Φa 내지 Φe는 도 18에 도시된 증폭 회로 부에 접속되는 출력 신호를 나타내고 있다. Also, Φa to Φe shows an output signal which is connected to the amplifier circuit section shown in Fig.
도 16에 도시된 바와 같이, 위상 비교기(44)의 위상 비교부는 2개의 NAND 게이트로 구성된 플립플롭 회로(421 및 422), 그 상태를 래치하는 래치 회로(425 및 426), 래치 회로의 활성화 신호를 생성하는 회로(424), 외부 클록 신호 Φext를 단위 지연량만큼 지연시키는 지연 회로(423) 및 신호 Φout을 단위 지연량만큼 지연시키는 지연 회로(430)로 구성된다. A phase comparison unit flip-flop consisting of two NAND gate circuits (421 and 422), the latch circuits (425 and 426) for latching the state of the phase comparator 44 as shown in Figure 16, the activation signal of the latch circuit a is a circuit 424, an external clock signal for generating Φext a delay circuit 430 for delaying by the delay circuit 423 and the signal Φout unit delay amount for delaying by a unit delay amount. 플립플롭 회로(421)는 -td 범위의 위상 비교를 행하고, 플립플롭 회로(422)는 +td 범위의 위상 비교를 행한다. The flip-flop circuit 421 is subjected to a phase comparison range of -td, the flip-flop circuit 422 carries out a phase comparison range of + td.
도 17(a)은 비교 대상 신호 Φout이 비교 기준 신호 Φext보다도 위상이 td를 초과하여 앞서고 있는 경우, 즉 신호 Φout이 신호 Φext보다 앞서 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. Figure 17 (a) compares the target signal Φout the comparison reference signal if all that ahead of the phase exceeds td Φext, i.e. signal Φout represents a case ahead signal Φext is at a high level (H) from the low level (L) have. 신호 Φout과 신호 Φext이 함께 로우 레벨(L)일 때에는 플립플롭 회로(421 및 422)의 노드(6a-2, 6a-3, 6a-4, 6a-5)는 전부 하이 레벨(H)로 되고 있다. Signal Φout and signal Φext together and to the flip-flop circuit (421 and 422) the node (6a-2, 6a-3, 6a-4, 6a-5) are all high level (H) of when the low level (L) have.
신호 Φout이 로우 레벨(L)에서 하이 레벨(H)로 변하면, 노드(6a-4)가 하이 레벨(H)에서 로우 레벨(L)로 변하고, 노드(6a-0)가 1 지연분(td)만큼 지연되어 로우 레벨(L)에서 하이 레벨(H)로 됨으로써 노드(6a-2)가 하이 레벨(H)에서 로우 레벨(L)로 변한다. Signal Φout the changes to the high level (H) from the low level (L), the node (6a-4) is changed from the high level (H) to the low level (L), the node (6a-0) are first delay minutes (td ) changes in delay are low level (L), high level (node (6a-2) is at a high level (H) being a H) in as much as the low level (L). 그 후, 신호 Φext이 로우 레벨(L)에서 하이 레벨(H)이 되고, 또한 1 지연분만큼 지연되어 노드(6a-1)가 로우 레벨(L)에서 하이 레벨(H)로 되지만, 플립플롭의 양단의 전위는 이미 확정되어 있기 때문에, 아무런 변화도 생기지 않는다. Then, the signal Φext is at a high level (H) from the low level (L), also delayed by first delay minutes nodes (6a-1) is, but to the high level (H) from the low level (L), the flip-flop since the electric potential of both ends of the already established, it does not occur any changes. 결국, 노드(6a-2)는 로우 레벨(L), 노드(6a-3)는 하이 레벨(H), 노드(6a-4)는 로우 레벨, 그리고 노드(6a-5)는 하이 레벨을 유지한다. After all, the node (6a-2) is a low level (L), the node (6a-3) is a high level (H), the node (6a-4) is a low level, and the node (6a-5) is kept at the high level do.
한편, 신호 Φext가 로우 레벨에서 하이 레벨(H)로 변함에 따라서, 회로(424)의 출력 신호 Φa는 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(6a-6)에는 일시적으로 하이 레벨(H)의 펄스가 인가된다. On the other hand, the signal Φext the output signal Φa, the circuit 424 according to the change to the high level (H) from the low level is changed to the high level (H) from the low level (L), temporarily, the node (6a-6) It is applied to a pulse of high level (H). 이 노드(6a-6)는 래치 회로(425, 426)의 NAND 게이트의 입력으로 되어 있기 때문에, 이 NAND 게이트가 일시적으로 활성화되어 플립플롭 회로(421 및 422)의 양단의 전위 상태를 래치 회로(425 및 426)에 수신하게 된다. Since the node (6a-6) is the input of the NAND gate of the latch circuit (425, 426), the NAND gate is temporarily enabled by the state of electric potential in opposite ends of the flip-flop circuit (421 and 422), a latch circuit ( It is received in 425 and 426). 최종적으로는 출력 신호 Φb가 하이 레벨(H), 출력 신호 Φc가 로우 레벨(L), 출력 신호 Φd가 하이 레벨(H), 그리고 출력 신호 Φe가 로우 레벨(L)이 된다. Finally becomes the output signal Φb is at a high level (H), the output signal Φc is at a low level (L), the output signal Φd is at a high level (H), and the output signal Φe is at a low level (L).
다음에, 도 17(b)는 비교 대상 신호 Φout과 비교 기준 신호 ΦExt의 위상이 거의 동일하고(±td내), 신호 Φout가 신호 Φext와 거의 동시에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. Next, in Fig. 17 (b) compares the target signal Φout and comparison reference signal ΦExt phases are substantially equal and of (± td my), the high level signal Φout in the signal Φext and almost at the same time the low level (L) (H) shows a case in which. 신호 Φout의 상승 시점과 노드(6a-1)의 상승 시점과의 시간 간격 내에 신호 Φout이 로우 레벨(L)에서 하이 레벨(H)로 변하였을 때, 우선 신호 Φext가 로우 레벨(L)에서 하이 레벨(H)로 변함으로써 플립플롭(421)의 노드(6a-3)가 로우 레벨(L)에서 하이 레벨(H)로 변한다. When in the time interval between the rise time of the signal Φout rising time point and a node (6a-1) of the signal Φout the hayeoteul changes to the high level (H) from the low level (L), first, the signal Φext is high at a low level (L) by side at a level (H) turns into a node (6a-3) is at a low level (L), high level (H) in the flip-flop 421.
플립플롭(422)에서는 노드(6a-1)가 로우 레벨(L)로 유지되기 때문에, 반대로 노드(6a-4)가 하이 레벨(H)에서 로우 레벨(L)로 변한다. Flip-flop 422 is changed to the node (6a-1) is at a low level because the remains (L), opposed to the node (6a-4) is at a low level from the high level (H) (L). 그 후, 노드(6a-1)가 하이 레벨(H)에서 로우 레벨(L)로 변하지만, 플립플롭(422)의 상태는 이미 결정되어 있기 때문에, 아무런 변화가 생기지 않는다. Since then, there nodes (6a-1) is at a high level varies from (H) to the low level (L), the state of the flip-flop 422 has already been determined, it does not occur no change. 그 후, 노드(6a-6)가 일시적으로 하이 레벨(H)이 되기 때문에 래치 회로에는 이 상태가 기억되어, 결국 출력 신호 Φb가 로우 레벨, 출력 신호 Φc가 하이 레벨(H), 출력 신호 Φd가 하이 레벨(H) 및 출력 신호 Φe가 로우 레벨이 된다. Thereafter, the node (6a-6) is because the temporarily high level (H) the latch circuit is in this state is stored, the end output signal Φb is at a low level, the output signal Φc is at a high level (H), the output signal Φd is the high level (H) and the output signal Φe is at a low level.
도 17(c)는 비교 대상 신호 Φout가 비교 기준 신호 ΦExt보다도 위상이 td를 초과하여 지연되고 있고, Φout이 Φext보다 후에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. Figure 17 (c) shows a case where the comparison target signal and Φout the comparison reference signal is delayed than the phase exceeds td ΦExt, that is after the Φext Φout are at a low level (L) to the high level (H). 이 경우에는 Φext에 의해서 2개의 플립플롭 회로(421, 422)에 변화가 생겨, 6a-3과 6a-5가 하이 레벨(H)에서 로우 레벨(L)로 변한다. In this case, changes in the two flip-flop circuits blossomed a change in (421, 422), 6a-3 and 6a-5 is at a high level (H) by Φext to the low level (L). 그리고, 최종적으로는 Φb가 로우 레벨, Φc가 하이 레벨(H), Φd가 로우 레벨(L), Φe가 하이 레벨(H)이 된다. And, finally, the low level Φb, Φc is a is at a high level (H), Φd is at a low level (L), Φe is at a high level (H).
이와 같이, 신호(비교 기준 신호) Φext의 상승 시간을 기준으로 하여, 신호(비교 대상 신호) Φout의 상승 시간이 그 이전에 하이 레벨(H)로 되었는지, 거의 동시였는지, 또는 지연되어 하이 레벨(H)이 되었는지를 검출하는 것이 가능하게 된다. Thus, the signal (comparison reference signal) on the basis of the rise time of the Φext, signals (comparison signal) that a high level (H), the rise time to the previous Φout, yeotneunji almost simultaneously, or a delay of the high level ( to detect if the H) is possible. 이들 검출 결과를 출력 신호 Φb, Φc, Φd 및 Φe의 값으로서 래치해 두고, 그 값에 기초하여 지연 제어 회로(47)를 카운트업할지 카운트다운할지를 결정할 수 있다. With these to latch the detection result as an output signal value of Φb, Φc, and Φd Φe, may be based on the value decide whether to count up-count down a delay control circuit 47.
이어서, 도 18을 참조하여 위상 비교기(44)의 증폭 회로부의 한 구성예를 설명한다. Then, referring to Figure 18 will be described in a configuration example of an amplifying circuit of a phase comparator 44. 또한, 도 19는 도 18에 나타내는 JK 플립플롭의 동작을 설명하기 위한 타이밍도이다. Further, Figure 19 is a timing chart for explaining the operation of the JK flip-flop shown in Fig.
도 18에 도시된 바와 같이, 위상 규격 회로(31)의 증폭 회로부는 JK 플립플롭(427)과 NAND 게이트 및 인버터로 구성되는 증폭부(428)의 2 개의 부분으로 구성되어 있다. As shown in Figure 18, the amplifying circuit of the phase standard circuit 31 is composed of two parts of the JK flip-flop 427 and the amplification unit 428 consisting of NAND gates and inverters. JK 플립플롭(427)에는 도 16의 위상 비교부로부터의 출력 신호 Φa가 입력되고, 신호 Φa가 로우 레벨(L)인지 하이 레벨(H)인지에 따라서 노드(7a-9 및 7a-11)의 전위가 교대로 로우 레벨(L)과 하이 레벨(H)을 반복하는 구조로 되어 있다. JK flip-flop 427, the output signal Φa from the phase comparison unit in Fig. 16 is input, the signal Φa of the low level (L), depending on whether the high level (H) a node (7a-9 and 7a-11) It has a structure which is repeated alternately a low level electric potential (L) and high level (H) with. 증폭부(428)는 JK 플립플롭(427)의 출력 신호와 신호 Φb 및 Φd의 신호를 수신 및 증폭하여 출력한다. An amplification section 428, and outputs the receiving and amplifying the output signal and the signal of the signal Φb and Φd of the JK flip-flop 427.
우선, JK 플립플롭(427)의 동작을 도 19의 타이밍도를 참조하여 설명한다. Will first be described with reference to the timing of Figure 19 the operation of the JK flip-flop 427. FIG. 시간 T1에서, 신호 Φa가 하이 레벨(H)에서 로우 레벨(L)로 변하면, 노드(7a-1 및 7a-10)가 로우 레벨(L)에서 하이 레벨(H)로 변한다. At time T1, it signals Φa turns from the high level (H) to the low level (L), changes at a node (7a-1 and 7a-10) is at a low level (L) to the high level (H). 한편, 노드(7a-1)의 변화에 따라서 노드(7a-5, 7a-6, 및 7a-7)가 변하지만, 신호 Φa가 로우 레벨(L)이기 때문에 노드(7a-8)는 변하지 않는다. On the other hand, the node according to the change in the node (7a-5, 7a-6, and 7a-7) in (7a-1) varies, signal Φa is because the low level (L) node (7a-8) is not changed . 결국, 출력(노드)(7a-9)은 변하지 않고, 출력(7a-11)만이 로우 레벨(L)에서 하이 레벨(H)로 된다. As a result, the output (node) (7a-9) is to, without changing output (7a-11), only the high level (H) from the low level (L). 다음에, 시간 T2에서 Φa가 로우 레벨(L)에서 하이 레벨(H)로 변하면, 시간 T1에서의 동작과 반대로 노드(7a-8)는 하이 레벨(H)에서 로우 레벨(L)로 변하고, 7a-10은 7a-7이 변하지 않기 때문에 변하지 않고, 출력(7a-9)은 로우 레벨(L)에서 하이 레벨(H)로 변하며, 출력(7a-11)은 변하지 않는다. Next, the time is Φa in T2 turns to the high level (H) from the low level (L), changes in behavior, as opposed to a node (7a-8) is a high level low level (L) at (H) at time T1, 7a-10 are not changed since the 7a-7 does not change, the output (7a-9) varies to the high level (H) from the low level (L), the output (7a-11) does not change. 이와 같이, JK 플립플롭 회로(427)는 신호 Φa의 움직임에 따라서 출력(7a-9 및 7a-11)이 교대로 하이 레벨(H)과 로우 레벨(L)을 반복해서 동작한다. Thus, JK flip-flop circuit 427 operates to repeat a high level (H) and low level (L) according to the output (7a-9 and 7a-11) alternately to the signal Φa movement.
도 20은 상기 증폭 회로부의 카운트업시의 동작을 나타내는 타이밍도(카운트업시)이고, 도 21은 증폭 회로부의 카운트 유지시의 동작을 나타내는 타이밍도이고, 도 22는 증폭 회로부의 카운트다운시의 동작을 나타내는 타이밍도이다. 20 is the operation during the countdown of the amplification timing illustrating the operation of the count-up state of the circuit also (count-up state), and Figure 21 is a timing diagram showing the operation at the time count maintained in the amplifier circuit, 22 is a amplifying circuit It is shown a timing diagram. 이들 도면을 참조하여 도 18에 나타내는 증폭부(428)의 동작을 설명한다. The operation of the amplifying unit 428 shown in Fig. 18 with reference to these figures.
도 20은 비교 기준 신호 Φext의 상승에 대하여 비교 대상 신호 Φout가 앞서 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 20 shows a case in which the high level (H) from the comparison signals Φout the prior low level (L) with respect to the rise of the comparison reference signal Φext. 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 하이 레벨(H), 신호 Φc가 로우 레벨(L), 신호 Φd가 하이 레벨(H), 신호 Φe가 로우 레벨(L)이다. Input signal from the phase comparator in this case is Φb signal is at a high level (H), signal Φc is at a low level (L), Φd signal is at a high level (H), signal Φe is at a low level (L). 결국, 노드(7a-12)가 하이 레벨(H)이 되고, 노드(7a-13)가 로우 레벨(L)에 고정되며, 셋트 신호 ΦSO 및 ΦSE는 JK 플립플롭의 상태에 따라서 변하지만, 리셋 신호 ΦRO 및 ΦRE는 7a-13이 로우 레벨(L)이기 때문에 변하지 않는다. After all, the node (7a-12) is at a high level and the (H), the node (7a-13) is fixed to the low level (L), a set signal ΦSO and ΦSE is varies according to the state of the JK flip-flop, a reset ΦRO ΦRE signal and does not change because of 7a-13 is a low level (L).
도 21은 비교 대상 신호 Φout가 비교 기준 신호 Φext와 거의 동시에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 21 shows the case that from the comparison a comparison reference signal Φout almost at the same time the low level and the signal Φext (L) to the high level (H). 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 로우 레벨(L), 신호 Φc가 하이 레벨, 신호 Φd가 하이 레벨, 신호 Φe가 로우 레벨이다. In this case, the input signal from the phase comparator is a signal of Φb a low level (L), a high level signal Φc, Φd signal is at a high level, a low level signal Φe. 결국, 노드(7a-12 및 7a-13)가 로우 레벨(L)에 고정되고 리셋 신호 ΦSE 및 ΦSO는 JK 플립플롭의 출력이 증폭부에 영향을 주지 않아서, 신호 ΦSO, ΦSE, ΦRO 및 ΦRE는 로우 레벨(L)에 고정된 상태가 된다. After all, the node (7a-12 and 7a-13) is fixed to the low level (L) reset signal ΦSE and ΦSO are did not affect the amplification unit output of the JK flip-flop, signal ΦSO, ΦSE, ΦRO and ΦRE is is the state fixed to the low level (L).
도 22는 비교 대상 신호 Φout가 비교 기준 신호 Φext의 상승에 대해 지연되어 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. Figure 22 is a comparison target Φout signal is delayed for the increase of the reference signal comparison Φext shows a case in which the high level (H) from the low level (L). 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 로우 레벨(L), 신호 Φc가 하이 레벨(H), 신호 Φd가 로우 레벨(L), 신호 Φe가 하이 레벨(H)이다. Input signal from the phase comparator in this case is Φb signal is at a low level (L), the signal Φc is at a high level (H), Φd signal is at a low level (L), the signal Φe is at a high level (H). 결국, 노드(7a-12)가 로우 레벨(L)로 고정되고, 노드(7a-13)가 하이 레벨(H)에 고정되며, 리셋 신호 ΦRO 및 ΦRE는 JK 플립플롭(427)의 상태에 따라서 변하지만, 셋트 신호 ΦSO 및 ΦSE는 노드(7a-13)가 로우 레벨(L)이기 때문에 변하지 않는다. In the end, and the node (7a-12) fixed to the low level (L), and the node (7a-13) is fixed at the high level (H), the reset signal ΦRO and ΦRE depending on the state of the JK flip-flop 427 It varies, and the reset signal ΦSO ΦSE does not change because the nodes (7a-13) is a low level (L).
또한, 도 18에는 신호 Φb 및 Φe로부터 리셋 신호를 생성하는 논리 회로(431)가 도시되어 있다. In addition, Figure 18 has a logic circuit 431 for generating a reset signal from the signal Φe and Φb are shown. Φout이 Φext에 대하여 ±td의 범위를 넘고 있는 경우에는 리셋 신호는 H에 있고, 그 범위내라면 리셋 신호는 L이다. If the Φout exceeds the range of ± td against Φext the reset signal is at the H, that is, if the reset signal is within a range L.
도 23은 본 발명에 따른 반도체 집적 회로 장치(DLL)가 적용되는 일례로서의 동기화 DRAM(SDRAM)의 구성을 나타낸 도면이고, 도 24는 도 23의 SDRAM의 동작을 설명하기 위한 타이밍 차트이다. Figure 23 is a view showing a configuration of a semiconductor integrated circuit (DLL) is synchronized DRAM (SDRAM) which is an example to be applied according to the invention, Figure 24 is a timing chart for explaining the operation of the SDRAM of FIG.
본 발명이 적용되는 반도체 집적 회로 장치의 일례로서의 SDRAM은, 예컨대 파이프 라인 방식을 채용하고 16M·2뱅크·8비트 폭으로 구성되어 있다. SDRAM as an example of the semiconductor integrated circuit device to which the present invention is applied is, for example, there is employed a pipelined manner and consists of a 16M, 2 banks, 8 bits wide.
도 23에 도시된 바와 같이, SDRAM은 범용 DRAM의 DRAM 코어(108a, 108b) 외에 클록 버퍼(101), 커맨드 디코더(102), 어드레스 버퍼/레지스터 & 뱅크 어드레스 셀렉트(어드레스 버퍼)(103), I/O 데이터 버퍼/레지스터(104), 제어 신호 래치(105a, 105b), 모드 레지스터(106) 및 열 어드레스 카운터(107a, 107b)를 구비하고 있다. As shown in Figure 23, SDRAM is DRAM cores of a general-purpose DRAM (108a, 108b) in addition to the clock buffer 101, a command decoder 102, an address buffer / register and the bank address select (address buffer) (103), I / O and a data buffer / register 104, the control signal latch (105a, 105b), the mode register 106 and column address counters (107a, 107b). 여기서, /CS, /RAS, /CAS, /WE 단자는 종래의 동작과는 달리, 그 조합이나 각종 커맨드를 입력함으로써 동작 모드가 결정된다. Here, / CS, / RAS, / CAS, / WE terminal, as opposed to conventional operation, the operating mode is determined by inputting a combination thereof, or various commands. 각종 커맨드는 커맨드 디코더에서 해독되어 동작 모드에 따라 각 회로를 제어한다. Various commands are decoded from command decoder controls each circuit in accordance with the operation mode. 또한, /CS, /RAS, /CAS, /WE 신호는 제어 신호 래치(105a와 105b)에 입력되어 다음 커맨드가 입력될 때까지 그 상태가 래치된다. In addition, / CS, / RAS, / CAS, / signal is inputted to the control signal latch (105a and 105b) that the state is latched until the next command input.
어드레스 신호는 어드레스 버퍼(103)에서 증폭되어 각 뱅크의 로드 어드레스로서 사용되는 것 외에, 열 어드레스 카운터(107a 및 107b)의 초기값으로서 사용된다. Address signal is amplified by the address buffer 103 in addition to serving as a load address of each bank, and is used as an initial value of the column address counter (107a and 107b).
클록 버퍼(101)는 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122) 를 구비한다. The clock buffer 101 includes an internal clock generation circuit 121 and the output timing control circuit 122. 내부 클록 생성 회로(121)는 외부 클록 신호 CLK로 통상의 내부 클록 신호를 생성하는 것이며, 또한 출력 타이밍 제어 회로(122)는 전술한 DLL 회로를 적용하여 정확한 지연 제어(위상 제어)를 행한 클록 신호를 발생시키기 위한 것이다. Internal clock generating circuit 121 is to generate a normal internal clock signal to an external clock signal CLK, and the output timing control circuit 122 is performing clock signal for applying the above-described DLL circuit exact delay control (phase control) It intended to generate.
I/O 데이터 버퍼/레지스터(104)는 데이터 입력 버퍼(13) 및 데이터 출력 버퍼(출력 회로)(51)를 구비하며, DRAM 코어(108a 및 108b)에서 판독된 신호는 데이터 출력 버퍼(51)에 의해 소정의 레벨로 증폭되고, 출력 타이밍 제어 회로(122)로부터의 클록 신호에 따른 타이밍에 데이터는 패드(DQ0∼DQ7)를 통해 출력된다. A signal read from the I / O data buffer / register 104 and a data input buffer 13 and data output buffer (output circuit) 51, DRAM core (108a and 108b) is a data output buffer 51 is amplified to a predetermined level by, at a timing according to the clock signal from the output timing control circuit 122, data is output through a pad (DQ0~DQ7). 또한, 입력 데이터에 관해서도, 패드(DQ0∼DQ7)로부터 입력된 데이터는 데이터 입력 버퍼(13)를 통해 입력된다. Further, with regard to the input data, the input data from the pad (DQ0~DQ7) is input through the data input buffer 13. 여기서, 클록 배선(41)은 출력 타이밍 제어 회로(122)에서부터 각 데이터 출력 버퍼(51)까지의 배선이다. Here, clock wiring 41 is a wiring distance from the output timing control circuit 122 to each of the data output buffer 51.
상기 SDRAM의 판독 동작을 도 24를 참조하여 설명한다. It is described with the read operation of the SDRAM reference to Fig.
우선, 외부 클록 신호 CLK는 이 SDRAM이 사용되는 시스템으로부터 제공되는 신호이며, 이 CLK의 상승에 동기하여 각종 커맨드, 어드레스 신호, 입력 데이터를 입력하거나 또는 출력 데이터를 출력하도록 동작한다. At first, the external clock signal CLK is a SDRAM, and the signal provided from the system is used, in synchronization with the rise of the CLK operates to input various commands, address signals, input data or output the output data.
SRAM로부터 데이터를 판독하는 경우, 명령 신호(/CS, /RAS, /CAS, /WE 신호)의 조합으로부터 활성화(ACT) 명령을 명령 단자에 입력하고 어드레스 단자에는 행 어드레스 신호를 입력한다. When reading data from the SRAM, enter the active (ACT) command from a combination of the command signals (/ CS, / RAS, / CAS, / signal) to command terminals and address terminals are to enter the row address signal. 이 명령 및 행 어드레스가 입력되면 SDRAM은 활성 상태가 되고, 행 어드레스에 따른 워드선을 선택하여 워드선상의 셀 정보를 비트선에 출력하여 이를 센스 앰프에서 증폭시킨다. When the command and the row address is input, and the SDRAM is enabled, by selecting the word line according to a row address and outputs a word line of the cell information to the bit lines and amplifies it in the sense amplifier.
더욱이, 행 어드레스에 관계된 부분의 동작 시간(tRCD)후에, 판독 명령(Read)과 열 어드레스를 입력한다. Furthermore, the input after an operating time (tRCD) of the associated part of the row address, a read command (Read) and the column address. 열 어드레스에 따라서, 선택된 센스 앰프 데이터를 데이터 버스선에 출력하여 데이터 버스 증폭기로 증폭시키고, 출력 버퍼로 더욱 증폭시켜 출력 단자(DQ)에 데이터를 출력시킨다. According to the column address, and outputs the selected data to the sense amplifier amplifies the data bus lines to a data bus amplifier, and further amplified by the output buffer and outputs the data to the output terminal (DQ). 이들 일련의 동작은 범용 DRAM과 동일한 동작이지만, SDRAM의 경우 열 어드레스에 관계되는 회로는 파이프 라인으로 동작하고, 판독 데이터는 매사이클을 모두 사용하여 출력된다. These series of operations when the operation is the same as a general purpose DRAM, SDRAM circuit according to a column address operates as a pipeline, the read data is output by using all of every cycle. 이에 따라, 데이터 전송 속도는 외부 클록 신호 CLK의 주기가 된다. Accordingly, the data transfer rate is the period of the external clock signal CLK.
SDRAM에서의 액세스 시간에는 3 종류가 있고 모두 외부 클록 신호 CLK의 상승 시점을 기준으로 정의된다. Access time of the SDRAM, the three types, and both are defined by rising timing of the external clock signal CLK. 도 24에 있어서, tRAC는 행 어드레스 액세스 시간, tCAC은 열 어드레스 액세스 시간, tAC은 클록 액세스 시간을 나타내고 있다. In Figure 24, tRAC shows the row address access time, is tCAC column address access time, is tAC clock access time.
도 25는 도 23의 SDRAM의 주요부의 구성을 개략적으로 도시한 블록도이며, SDRAM에 있어서의 파이프 라인 동작을 설명하기 위한 것으로, 일례로서 3 단 파이프가 설치된 경우를 도시하고 있다. Figure 25 shows the case that for explaining a pipeline operation in which a block diagram, SDRAM shown schematically a main part of the configuration of the SDRAM of FIG. 23, the three-stage pipe is installed as an example.
SDRAM에서의 열 어드레스에 관계되는 처리 회로는 처리의 흐름을 따라서 복수 개의 단으로 분할되어 있고, 분할된 각 단의 회로를 파이프라 부른다. Processing according to the column address in the SDRAM circuits along the flow of the process is divided into a plurality of stages, called the plastic pie circuit of the divided stages.
클록 버퍼(101)는 도 23을 참조하여 설명한 것과 같이 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하여, 내부 클록 생성 회로(121)의 출력(통상의 내부 클록 신호)이 파이프-1 및 파이프-2에 제공되고, 출력 타이밍 제어 회로(122)의 출력(위상 제어된 내부 클록 신호)이 파이프-3의 출력 회로(50)(데이터 출력 버퍼)에 제공되도록 되어 있다. The clock buffer 101 is output (usually the internal clock signals) of the internal clock generation circuit 121 and the output timing control circuit 122, an internal clock generating circuit 121, provided with a, as described with reference to Figure 23, this (the internal clock signal phase control), the output of the pipe 1 and is provided in the pipe 2, the output timing control circuit 122 is adapted to be provided to the output circuit 50 of the pipe 3 (data output buffer).
각 파이프는 제공된 내부 클록 신호에 따라서 제어되고, 각 파이프 사이에는 파이프 사이의 신호의 전달 타이밍을 제어하는 스위치가 설치되어 있으며, 이들 스위치도 클록 버퍼(101)[내부 클록 발생 회로(121)]에서 생성된 내부 클록 신호에 의해 제어된다. Each pipe is controlled in accordance with the internal clock signal is provided, and each provided between the pipe switch for controlling the transmission timing of the signal between the pipes are provided, the switches also a clock buffer (101) an internal clock generation circuit 121 from the It is controlled by the internal clock signal generator.
도 25에 도시된 예에 있어서, 파이프-1에서는 열 어드레스 버퍼(116)에서 어드레스 신호를 증폭하여 컬럼 디코더(118)에 어드레스 신호를 보내고 컬럼 디코더(118)에서 선택된 어드레스 번지에 상당하는 센스 앰프 회로(117)의 정보를 데이터 버스에 출력하여, 데이터 버스의 정보를 데이터 버스 증폭기(119)에서 증폭한다. In the example shown in Figure 25, the pipe -1 sense amplifier circuits corresponding to the address selected address from the column address buffer 116 amplifies the signal column address decoder 118 sends the column address signal decoder 118 in the the information in the 117 to output to the data bus, and amplifies the information on the data bus in the data bus amplifier 119. 또한, 파이프-2에는 데이터 버스 제어 회로(120)만이 설치되어 있고, 파이프-3은 I/O 버퍼(104)(출력 회로(50))로 구성되어 있다. Further, there are provided pipe -2, only the data bus control circuit 120, a pipe-3 consists of the I / O buffer 104 (output circuit 50). 또한, I/O 버퍼(104)에 있어서의 데이터 입력 버퍼(13)는 도 25에서 생략되어 있다. In addition, I / O data input buffer 13 in the buffer 104 is omitted in Fig.
그리고, 각 파이프내의 회로가 클록 사이클 시간내에서 완전히 동작을 완료한다면, 파이프와 파이프간의 스위치를 클록 신호에 동기하여 개폐함으로써, 릴레이식으로 데이터를 송출한다. And, if the circuit within each of the pipe to complete the full operation within a clock cycle time, in synchronism with the switch between the pipe and the pipe to the clock signal and sends out a, the relay expression data by opening and closing. 이에 따라, 각 파이프에서의 처리가 병렬로 행해지게 되고, 출력 단자에는 클록 신호에 동기하여 연속적으로 데이터가 출력되게 된다. In this way, the processing in each pipe to be performed in parallel, the output terminal is in synchronization with the clock signal to be data to be output continuously.
도 26은 본 발명에 따른 반도체 집적 회로 장치에 있어서의 출력 회로(데이터 출력 버퍼)(50)의 한 구성예를 설명하기 위한 도면이다. 26 is a view for explaining a configuration example of the output circuit (data output buffer) 50 in the semiconductor integrated circuit device according to the invention. 도 25 및 도 26에 도시된 바와 같이, 도 26의 Data1 및 Data2는 셀 어레이(115)로부터 판독되어, 센스 앰프(117), 데이터 버스 앰프(119) 및 데이터 버스 제어 회로(120)를 통해 출력된 기억 데이터에 해당하는 신호이며, Data1 및 Data2는 출력 데이터가 하이 레벨(H)인 경우에는 둘 모두 로우 레벨(L)이고, 출력 데이터가 로우 레벨(L)인 경우에는 둘 모두 하이 레벨(H)이다. As shown in FIGS. 25 and 26, Data1 and Data2 of 26 is read from the cell array 115, a sense amplifier 117, the data bus amplifier 119 and the data bus control circuit output from the 120 with a signal corresponding to the stored data, Data1 and Data2, if the output data is at a high level (H) include both low-level (L) and, if the output data is at a low level (L) has both a high level (H )to be. 또한, 출력 데이터가 하이 레벨(H)도 로우 레벨(L)도 아닌 하이 임피던스 상태(하이제트 상태)를 취하는 것도 가능하며, 이 경우에는 데이터 버스 제어 회로(120)에 있어서 Data1이 하이 레벨(H) 및 Data2가 로우 레벨(L)이 되도록 변환된다. In addition, it is possible the output data is at a high level (H) takes the high impedance state (Hi-jet state) nor the low level (L) and, in this case, the Data1 to the high level in a data bus control circuit (120) (H ) and Data2 is converted to a low level (L). Data3 및 Data4도 Data1 및 Data2와 마찬가지로, 셀 어레이(115)로부터 판독되어, 센스 앰프(117), 데이터 버스 앰프(119) 및 데이터 버스 제어 회로(120)를 통해 출력된 기억 데이터에 해당하는 신호이며, Data1 및 Data2는 출력 데이터가 하이 레벨(H)인 경우에는 둘 모두 로우 레벨(L)이고, 출력 데이터가 로우 레벨(L)인 경우에는 둘 모두 하이 레벨(H)이다. Like Data3, and Data4 is also Data1 and Data2, is read from the cell array 115, a signal corresponding to the stored data output from the sense amplifier 117, the data bus amplifier 119 and the data bus control circuit 120 , Data1 and Data2 are both in the case of the output data is at a high level (H) the low level (L) and when the output data is a low level (L) has both a high level (H).
신호 Φ0은 출력 타이밍 제어 회로(122)[도 2 중 지연 회로(42)]의 출력 신호(리얼 클록)에 해당하는 것으로서 출력 회로의 인에이블 신호로서 기능하는 것이다. Signal Φ0 is functioning as an enable signal of the output circuit as for the output signal (real clock) of the output timing control circuit 122, Fig. 2 of the delay circuit 42.
클록 신호 Φ0이 상승하여 하이 레벨(H)이 되면, Data1 및 Data2의 정보가 데이터 출력 패드(52)(DQ0∼DQ7)에 나타난다. The clock signal Φ0 is increased when a high level (H), the information of Data1 and Data2 appears on data output pad (52) (DQ0~DQ7). 예컨대, 데이터 출력 패드(52)에 하이 레벨(H)을 출력하는 경우를 고려하면, 클록 신호 Φ0이 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(8a-1A)가 로우 레벨(L) 및 노드(8a-2A)가 하이 레벨(H)로 되며, 트랜스퍼 게이트가 온으로 되어 Data1 및 Data2가 노드(8a-3 및 8a-6)에 전달된다. For example, when considering a case of outputting the high level (H) to a data output pad 52, the clock signal Φ0 is changed to the high level (H) from the low level (L), node (8a-1A) is at a low level ( L) and a node (8a-2A) are placed in the high level (H), the transfer gate is turned on is transmitted to the Data1 and Data2 node (8a-3 and 8a-6). 그 결과, 노드(8a-5)가 로우 레벨(L) 및 노드(8a-8)가 하이 레벨(H)이 되면, 출력용 P채널 트랜지스터(81)는 온이 되고, 또한 N채널 트랜지스터(82)는 오프 로 되어, 데이터 출력 패드(52)에는 하이 레벨(H)의 출력이 나타난다. As a result, the node (8a-5) that when the low level (L) and a node (8a-8) is at a high level (H), output the P-channel transistor 81 is turned on, and N channel transistor 82 is turned off, the data output pad 52 when the output of the high level (H). 또한, 클록 신호 Φ0이 로우 레벨(L)이 되면, 트랜스퍼 게이트는 오프로 되어 그 때까지의 출력 상태를 유지한다. Further, when the clock signal Φ0, this low level (L), the transfer gate holds the state of the output up to that point it is off.
신호 Φ18은 출력 타이밍 제어 회로(122)[도 2 중 지연 회로(41)]의 출력 신호(반전 리얼 클록)에 해당하는 것으로, 출력 회로의 인에이블 신호로서 기능하는 것이며, 클록 신호 Φ0에 대하여 위상이 180 도 차이가 난다. Signal Φ18 is that corresponding to the output timing control circuit 122, Fig. 2 of the delay circuit (41) output signal (inverted real clock) of, intended to function as the enable signal of the output circuit, the phase relative to the clock signal Φ0 180 degrees different.
클록 신호 Φ18이 상승하여 하이 레벨(H)이 되면, Data3과 Data4의 정보가 데이터 출력 패드(52)(DQ0∼DQ7)에 나타난다. When the clock signal Φ18 this rises to the high level (H), the information of the Data4 Data3 and when the data output pad (52) (DQ0~DQ7). 예컨대, 데이터 출력 패드(52)에 하이 레벨(H)을 출력하는 경우를 고려하면, 클록 신호 Φ18이 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(8a-1B)가 로우 레벨(L) 및 노드(8a-2B)가 하이 레벨(H)로 되며, 트랜스퍼 게이트가 온으로 되어 Data3 및 Data4가 노드(8a-3 및 8a-6)에 전달된다. For example, when considering a case of outputting the high level (H) to a data output pad 52, a clock signal Φ18 is changed to the high level (H) from the low level (L), node (8a-1B) is at a low level ( L) and a node (8a-2B) serves as a high level (H), the transfer gate is turned on is transmitted to the Data3, and Data4 node (8a-3 and 8a-6). 그 결과, 노드(8a-5)가 로우 레벨(L) 및 노드(8a-8)가 하이 레벨(H)이 되면, 출력용 P채널 트랜지스터(81)는 온으로 되고, 또한 N채널 트랜지스터(82)는 오프로 되어, 데이터 출력 패드(52)에는 하이 레벨(H)의 출력이 나타난다. As a result, the node (8a-5) that when the low level (L) and a node (8a-8) is at a high level (H), output the P-channel transistor 81 is turned on, and N channel transistor 82 is turned off, the data output pad 52 when the output of the high level (H). 또한, 클록 신호 Φ18이 로우 레벨(L)이 되면, 트랜스퍼 게이트는 오프로 되어 그 때까지의 출력 상태를 유지한다. Further, when the clock signal Φ18 this low level (L), the transfer gate holds the state of the output up to that point it is off.
즉, 클록 신호 Φ0의 상승시에 Data1과 Data2의 정보가 래치되어 데이터 출력 패드(52)로 출력되고, 이어서 클록 신호 Φ18의 상승시에 Data3과 Data4의 정보가 래치되어 데이터 출력 패드(52)로 출력되며, 이를 교대로 반복한다. That is, the rising of the clock signal Φ0 is information of Data1 and Data2 are latched and output to a data output pad 52, then the information on the Data3, and Data4 latched at rising of the clock signal Φ18 is output to data output pad 52 , it is repeated alternately.
도 27은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도를 도시하 고 있다. Figure 27 is doing shows a second exemplary block diagram of a semiconductor integrated circuit device of the invention. 이 실시예는 도 2의 제1 실시예로부터 1/2 분주기(30), 선택 회로(32) 및 0 도 DLL 블록(35)내의 지연 회로(41)를 없애고, 모드 레지스터(34), 더미 회로(46) 각각을 대신하여 분주비 설정부(53) 및 더미 회로(46A)를 설치하였으며, 도 27에 있어서 도 2와 동일 부분에는 동일 부호를 붙였다. This embodiment eliminates the delay circuit 41 in the 1/2 frequency divider 30, a selecting circuit 32 and the 0 ° DLL block 35 from Figure 1, the embodiment of Figure 2, the mode register 34, a pile circuit 46 was installed the dividing ratio setting unit 53 and the dummy circuit (46A) in place of each, has put the same reference marks 2 and the same parts in Fig.
도 27에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 0 도 DLL 블록(35)의 분주기(36, 38) 및 지연 회로(42)에 제공된다. In Figure 27, the clock input pad 10, a frequency divider (36, 38) of the external clock signal is 0 ° DLL block 35 via the input circuit 20 which functions as a buffer that is input from the outside via a and a delay circuit It is provided in (42).
분주기(36)는 상기한 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되고 있는 클록 신호보다 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다. The dispenser 36 of the dummy clock to the external clock signal, for example by frequency division ratio of 1/4 frequency division, and clock one cycle of the high level (H) as the more signals that provide a third period as a low level (L) ( Z), and by this generation of the reference clock (X) inverting a low level by one cycle (L) and the third period high level (H) by providing a selecting circuit (40).
또한, 분주기(38)는 상기한 외부 클록 신호를, 예컨대 2/4의 분주비로 분주하여, 제공되는 클록 신호보다 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 2 주기만큼 로우 레벨(L)이고 2 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다. Further, the frequency divider 38 is the one to dispense the external clock signal, such as frequency division ratio of 2/4, the second clock cycle the high level (H) by a second period than the signal provided by the low level (L) dummy clock (Z) and by this generation of the reference clock (X), the low level by the second inversion period (L) and the high level as much as two cycles (H) provided to the selection circuit 40.
선택 회로(40)는 분주비 설정부(53)로부터 제공되는 분주비 설정 신호가 낮은 분주비를 지시할 때 분주기(36)가 출력하는 더미 클록(Z) 및 기준 클록(X)를 선택하고, 분주비 설정 신호가 높은 분주비를 지시할 때 분주기(38)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택한다. Selection circuit 40 selects the dummy clock (Z) and the reference clock (X) to the frequency division ratio setting signal, the output divider (36) to indicate the frequency division ratio lower supplied from the frequency division ratio setting unit 53, , and selects the dummy clock (Z) and the reference clock (X) to the frequency division ratio setting signal, the output divider (38) to indicate a higher division ratio. 여기서 선택한 기준 클록(X)은 위상 비교기(44)에 제공되며, 선택한 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46A)를 통과하여 지연된 후 위상 비교기(44)에 제공된다. Reference clock selected where (X) is provided to the phase comparator 44, and provided to a selected dummy clock (Z) is the phase comparator 44 and then delayed by passing through the dummy delay circuit 45 and the dummy circuit (46A).
더미 회로(46A)는 입력 회로(20)와 동일한 회로이고 동일한 지연량을 갖고 있다. A dummy circuit (46A) is the same circuit as the input circuit 20 and has the same delay amount. 위상 비교기(44)는 더미 회로(46A)로부터의 지연된 더미 클록(dZ)과 위상 비교기(44)로부터의 기준 클록(X)과의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. A phase comparator (44) is a dummy circuit (46A) delayed dummy clock (dZ) and a phase comparator 44. The reference clock (X) phase to generate a phase difference signal delay control circuit 47 compares between the from from to provide. 이 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. The delay control circuit 47 controls the delay amount of the dummy delay circuit 45 in the direction to eliminate a phase difference based on the phase difference signal. 이에 따라서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량은 가변적으로 제어된다. Accordingly, the delayed dummy clock (dZ) increases the reference clock (X) to match the rise, that is, delayed dummy clock (dZ) dummy delay to be delayed by k cycle of the external clock signal to the reference clock (X) circuit of the delay of 45 is variably controlled.
그런데, 외부 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공된다. However, the delay circuit 42 receives the external clock may be controlled so that the amount of delay equal to the dummy delay circuit 45 by a same configuration as that of the dummy delay circuit 45, delay control circuit 47, a delay circuit ( 42) 360 delayed clock (0 degree clock) from the clock is provided as a real output circuit 50. 출력 회로(50)는 상기 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. Output circuit 50 in synchronization with the real clock buffers data on the data bus and outputs data to the output pad 52. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다. That is, the data output from the output circuit 50 is synchronized with the input clock signal given from the outside to the clock input pad 10.
이 실시예에 있어서도, 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어서, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다. Also in this embodiment, it is possible to change the amount of delay of the reference clock by changing according to the frequency of the input clock signal to frequency division ratio, by increasing the delay amount of the reference clock, it is possible to prevent the occurrence of underflow, the reference clock It can be increased to prevent the occurrence of overflows the amount of delay.
분주비 설정부(53)를 구현하는 방법으로는 사용시에 사용자가 설정하는 모드 레지스터(34)를 비롯하여, 웨이퍼 시험에 있어서 레이저로 가열하여 용해시켜 제작한 퓨즈, 웨이퍼 프로세스에서 마스터 슬라이스(master slice)로써 제작된 마스크 옵션(mask option), 또는 조립 공정에서 제작된 본딩(bonding) 옵션 등의 분주비 설정 신호 기억 수단을 이용하는 방법 외에, 전원 인가후에 클록 주기를 자동적으로 검출하여 자동 설정을 행하는 클록 주기 자동 검출 회로 등의 분주비 설정 신호 생성 수단을 이용하여 분주비 설정 신호를 설정하여 출력하는 방법이 있다. A method of implementing a division ratio setting unit 53, as well as the mode register 34 to be set by the user, in use, the master slice (master slice) in a fuse, the wafer process produced by dissolving by heating with a laser in the wafer test a mask option (mask option), or in addition to a method using a frequency division ratio set signal storage means such as a bonding (bonding) options produced from the assembly process, by automatically detecting the clock period after the power-up period clocks for performing automatic setting produced by using the division ratio set signal generating means such as auto-detection circuit and a method for outputting by setting the frequency division ratio setting signal.
여기서, 분주비 설정부(53)로서의 클록 주기 자동 검출 회로에 대해 설명한다. Here, a description will be given of a clock period automatically detecting circuit as a frequency division ratio setting unit 53. The 도 28(a)는 클록 주기 자동 검출 회로의 한 구성예를 설명하기 위한 도면이고, 도 28(b)는 지연 유닛의 한 구성예를 설명하기 위한 도면이고, 도 28(c)는 발진 신호의 설명도이다. Figure 28 (a) is a clock cycle is a view for explaining a configuration example of an automatic detection circuit, FIG. 28 (b) is a view for explaining a configuration example of the delay unit, and Fig. 28 (c) is of the oscillating signal Description degrees. 도 29는 도 28에 도시된 클록 주기 자동 검출 회로(530)의 동작을 설명하기 위한 타이밍도이다. 29 is a timing chart for explaining the operation of the clock period automatically detecting circuit 530 shown in Fig.
도 28에 있어서, 파워 온(power on) 리셋 신호(RESET)는 도 29에 도시된 바와 같이 장치 전원(VDD)이 상승된 후 장치의 셋업시에 소정 기간 하이 레벨(H)로 되는 신호이며, 클록 주기 자동 검출 회로(530)내의 1 쇼트 클록 발생기(532) 및 이진 카운터(541)에 제공된다. In Figure 28, a signal to power-on (power on) a reset signal (RESET) is the device power supply (VDD) a predetermined period of high level (H) during the set-up of the device after a rise as shown in Figure 29, clock period is provided to the one shot clock generator 532 and the binary counter 541 in the auto-detection circuit 530. 또한, 외부 클록 CLK(N1)은 파워 온 리셋 신호(RESET)의 상승 후, 외부로부터 제공되는 주기의 검출 대상이며 1/2 분주기(531)에 제공된다. In addition, an external clock CLK (N1) after the rise of the power-on reset signal (RESET), and the period of the detection subject supplied from the outside is provided at the 1/2 frequency divider 531.
1/2 분주기(531)는 외부 클록 CLK(N1)을 1/2의 분주비로 분주하고, 분주된 클록(N2)은 1 쇼트 클록 발생기(532)에 제공된다. 1/2 frequency divider 531 dividing the external clock CLK (N1) of the frequency division ratio of 1/2, and a clock frequency divider (N2) is provided to the one shot clock generator 532. 1 쇼트 클록 발생기(532)는 리셋 된 후 클록(N2)의 두 번째 펄스를 추출하여 외부 클록 CLK(N1)의 1 주기의 하이 레벨(H) 기간을 갖는 1 쇼트 클록(N3)을 발생하고, 이 1 쇼트 클록(N3)은 인버터(533)를 통하여 NAND 게이트(534)에 제공된다. One shot clock generator 532 generates a having two high level (H) the period of one cycle of the external clock CLK (N1), to extract the second pulses after the reset clock (N2) one shot clock (N3), and the one shot clock (N3) is supplied to the NAND gate 534 via the inverter 533.
NAND 게이트(534)는 NAND 게이트(539)의 출력 신호를 제공받고, NAND 게이트(539)는 NAND 게이트(534)의 출력 신호를 제공받는다. NAND gate 534 receives been provided with the output signal of the NAND gate 539, NAND gate 539 provides the output signal of the NAND gate 534. 또한, NAND 게이트(539)의 출력 신호는 지연 유닛(535)에 제공된다. Further, the output signal of the NAND gate 539 is provided to a delay unit 535. 지연 유닛(535 내지 538)은 직렬로 접속되고, 지연 유닛(538)의 출력은 NAND 게이트(539)에 제공된다. A delay unit (535 to 538) are connected in series, the output of the delay unit 538 is provided to a NAND gate 539. NAND 게이트(539) 및 지연 유닛(535∼538)은 1 쇼트 클록(N3)의 하이 레벨(H)시에 링 오실레이터(ring oscilator)를 구성한다. The NAND gate 539 and the delay units (535-538) comprises a ring oscillator (ring oscilator) at the high level (H) of one shot clock (N3).
각 지연 유닛(535∼538)은 도 28(b)에 도시된 바와 같이 NAND 게이트(535a) 및 인버터(535b)로 구성되고, NAND 게이트(539)의 2 단만큼의 지연을 갖는다. Each of the delay units (535-538) is a 28 consists of a NAND gate (535a) and an inverter (535b), as shown in (b), have a delay of as much as two-stage of the NAND gate 539. 따라서, 상기 링 오실레이터가 출력하는 발진 신호의 1 주기(τ)는 지연 유닛의 9 단만큼의 지연 시간에 해당한다. Therefore, one period (τ) of the oscillating signal to which the ring oscillator output corresponds to a delay of as much as 9 units of delay. NAND 게이트(539) 출력 신호는 인버터(540)를 통하여 발진 신호(N4)로서 이진 카운터(541)에 제공된다. NAND gate 539 output signal is provided to the binary counter 541 as the oscillating signal (N4) via the inverter 540. 이진 카운터(541)는 상기 발진 신호를 카운트하여, 예컨대 4 비트의 계수치(計數値)를 분주비 설정 신호 발생부(542)에 제공한다. Binary counter 541 provides the count to the oscillating signal, for example, dividing the coefficient value (計數 値) of the 4-bit non-setting-signal generation section 542.
분주비 설정 신호 발생부(542)는, 예컨대 계수치가 7을 초과하여 4 비트의 계수치의 최상위 비트가 1이 될 때에는 외부 클록 CLK(N1)의 주파수가 낮다고 간주하여, 저분주비를 지시하는 분주비 설정 신호를 발생하고, 한편 계수치가 7 이하로 4 비트의 계수치의 최상위 비트가 0일 때는 외부 클록 CLK(Nl)의 주파수가 높다고 간주하여 고분주비를 지시하는 분주비 설정 신호를 발생하여, 이 발생된 분주비 설정 신호를 출력한다. The division ratio set signal generating section 542 is, for example, the counted value is more than 7, when the most significant bit of the 4-bit counted value to be the first to be considered low, the frequency of the external clock CLK (N1), the frequency division ratio indicative of the low molecular jubi generating a set signal, while the counted value occurs, the division ratio set signal indicative of the mounds jubi the frequency is considered high for 7 to when the most significant bit of the 4-bit counter value is zero, below an external clock CLK (Nl), the generation the outputs the frequency division ratio setting signal.
이와 같이, 입력 클록 신호의 주파수를 검출하여 분주비 설정 신호를 생성하기 때문에, 사용시에 입력 클록 신호의 주파수가 변하더라도 분주 수단의 분주비를 최적의 값으로 설정할 수 있다. In this way, since detection by the frequency of the input clock signal to produce a frequency division ratio setting signal, even if the frequency of the input clock signal changes, in use, can set the frequency division ratio of the frequency division means at the best value.
도 30은 1 쇼트 클록 발생기의 한 구성예를 설명하기 위한 도면이고, 도 31은 도 30에 도시된 1 쇼트 클록 발생기(532)의 동작을 설명하기 위한 타이밍도이다. Figure 30 is a view for explaining a configuration example of a one-shot clock generator, 31 is a timing chart for explaining the operation of the one shot clock generator 532 shown in Figure 30.
도 30에 있어서, 파워 온 리셋 신호 RESET는 트랜지스터(532-1)에 제공되어 제1단 래치 회로(532-2)를 셋트시킨다. In Figure 30, the power-on reset signal RESET is provided to the transistor (532-1), then set the first stage latch circuits (532-2). 래치 회로(532-2)가 출력하는 신호(N31)는 도 31에 도시된 바와 같이 상승하고, 이에 따라 NAND 게이트(532-3)는 클록(N2)의 제1 펄스를 반전한 신호(N32)를 출력한다. A latch circuit (532-2) signal (N31) of the output is raised as shown in Figure 31, and thus the NAND gate (532-3) is a signal (N32) turn the first pulse of the clock (N2) the outputs. 상승 검출 회로(532-4)는 이 신호(N32)의 상승을 검출하여 소정의 폭의 음극성 펄스(N34)를 생성한다. Rise detecting circuit (532-4) detects a rise of the signal (N32) produces a negative polarity pulse (N34) of a given width. 이 펄스(N34)는 트랜지스터(532-5)에 제공되어 제1단 래치 회로(532-2)를 리셋시키는 동시에, 인버터에서 반전되어 트랜지스터(532-6)에 제공되어 제2단 래치 회로(532-7)를 셋트시킨다. The pulse (N34) is at the same time to provide the reset to the first stage latch circuits (532-2) to a transistor (532-5), is inverted by the inverter is provided to the transistor (532-6), the second stage latch circuit (532 -7) to thereby set.
래치 회로(532-7)가 출력하는 신호(N37)는 도 31에 도시된 바와 같이 상승하고, 이에 의해서 NAND 게이트(532-8)는 클록(N2)의 2 번째 펄스를 반전한 신호(N38)를 출력한다. A latch circuit (532-7), a signal (N37) of the output is raised as shown in Figure 31, thereby inverting the second pulse of the clock (N2) NAND gates (532-8) by the signal (N38) the outputs. 상승 검출 회로(532-9)는 이 신호(N38)의 상승을 검출하여 소정의 폭의 음극성 펄스(N39)를 생성한다. Rise detecting circuit (532-9) detects a rise of the signal (N38) produces a negative polarity pulse (N39) of a given width. 이 펄스(N39)는 트랜지스터(532-10)에 제공되어 제2단 래치 회로(532-7)를 리셋시킨다. The pulse (N39) is provided to the transistor (532-10) to reset the second-stage latch circuit (532-7). 이와 함께, 상기 신호(38)는 인버터(532-11)에서 반전되어 클록(N2)의 2 번째 펄스를 추출한 1 쇼트 클록(N3)으로 변환되어 출력된다. With this, the signal 38 is converted into one shot clock (N3) the extraction of the second pulse is inverted by the inverter (532-11) clocks (N2) is output. 이와 같이, 클록(N2)의 2 번째 펄스를 추출하고 있는 것은 외부 클록의 안정 등을 고려한 것이다. Thus it is that, to extract the second clock pulses (N2) into account, such as the stability of the external clock.
도 32는 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도를 도시하고 있다. Figure 32 shows a third embodiment of a block diagram of a semiconductor integrated circuit device of the present invention. 이 실시예는 도 2의 제1 실시예로부터 분주기(38) 및 선택 회로(40)를 없애고, 모드 레지스터(34) 대신에 분주비 설정부(53)를 설치하였으며, 도 32에 있어서 도 2와 동일 부분에는 동일 부호를 붙였다. This embodiment 2 in Fig eliminating frequency divider 38 and the selection circuit 40 from the first embodiment 2, the mode register 34 was installed ratio setting unit 53, frequency divider in place, Fig 32 and the same parts are attached with the same notations.
도 32에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. In Figure 32, an external clock through a clock input pad 10, which is input from an external signal via the input circuit 20 functioning as a buffer is provided to the 1/2 frequency divider 30 and the selection circuit 32. 1/2 분주기(30)는 외부 클록 신호를 1/2의 분주비로 분주하여, 위상이 서로 정확히 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다. 1/2 frequency divider 30 divides the external clock signal frequency division ratio of 1/2, to be exactly 180 degrees phase difference from each other is generating a frequency division clock (0 °) and the inverted clock frequency divider (180 °) the selection circuit ( It provides to 32).
선택 회로(32)는 도 3에 도시된 구성이며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터의 분주 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터의 반전 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 분주비 설정부(53)로부터 제공되는 분주비 설정 신호를 반전하여 분주비 설정 신호와 함께 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다. Selection circuit 32 is constructed, and the input receiving the output signal the transfer gate 55, a transfer gate (56 receiving the frequency division clock from the 1/2 frequency divider 30 provides the circuit 20 shown in Figure 3 ), the transfer gate with a frequency division ratio setting signal to turn the dividing ratio setting signal supplied from the 1/2 frequency divider 30, the transfer gate 57 and the dividing ratio setting unit 53 receives the inverted clock from the frequency divider ( It is composed of an inverter 58 to provide the 55-57).
또한, 이 경우에 있어서 분주비 설정 신호는 외부 클록 신호의 주파수가 낮 아서 낮은 분주비를 지시할 때 하이 레벨(H)로 되는 신호이다. Further, in this case, the frequency division ratio setting signal is a signal to the high level (H) when the frequency of the external clock signal is low indicating a low Arthur division ratio. 선택 회로(32)는 분주비 설정 신호가 하이 레벨(H)일 때, 트랜스퍼 게이트(55)가 온이고 트랜스퍼 게이트(56, 57)가 오프로 되어 트랜스퍼 게이트(55)를 거친 입력 회로(20)가 출력하는 외부 클록 신호는 선택 회로(32)의 단자(32A)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. Selection circuit 32 when the frequency division ratio setting signal is at a high level (H), the transfer gate 55 is on and the transfer gate (56, 57) is turned off via the transfer gate 55. The input circuit 20 the external clock signal output is outputted from the terminal (32A) of the selection circuit 32 0 may be provided in the DLL block 35. 또한, 이 때 단자(32B)로부터는 신호가 출력되지 않는다. In addition, it is not a signal is outputted from the terminal when (32B).
한편, 분주비 설정 신호가 로우 레벨(L)일 때, 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되어 각 트랜스퍼 게이트(56, 57)를 거친 분주 클록 및 반전 분주 클록이 선택 회로(32)의 각 단자(32A, 32B)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. On the other hand, the frequency division ratio setting signal is at a low level (L) one time, the transfer gates 56 and 57 are on and the transfer gate 55 is turned off via frequency division clock and the inverted frequency division clock to each of the transfer gates (56, 57) It is outputted from each of the terminals (32A, 32B) of the selection circuit 32 0 may be provided in the DLL block 35.
선택 회로(32)의 단자(32A)로부터 출력되는 신호는 0 도 DLL 블록(35)의 분주기(36) 및 지연 회로(42)에 제공되고, 선택 회로(32)의 단자(32B)로부터 출력되는 신호(DL=L일 때 반전 분주 클록, DL=H일 때 무신호)는 지연 회로(41)에 제공된다. Signal outputted from the terminal (32A) of the selection circuit 32 is 0 degrees is provided to the frequency divider 36 and the delay circuit 42 of the DLL block 35, output from the terminal (32B) of the selection circuit 32 (no signal when the DL = L be reversed when the clock frequency divider, = H DL) signal is provided to a delay circuit 41.
분주기(36)는 상기한 분주 클록 또는 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되는 클록 신호의 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여, 이 기준 클록(X)을 위상 비교기(44)에 제공하고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통과하여 지연된 후 위상 비교기(44)에 제공한다. The dispenser 36 has the above-described frequency division clock or an external clock signal, for example by frequency division ratio of the 1/4 frequency divider, as long as one period of the clock signal that is provided a high level (H), by three cycles of the low level (L) of a pile clock (Z), and by this generation of the reference clock (X) inverting the first cycle the low level by (L) and the third period high level (H) by, providing the reference clock (X) to the phase comparator 44 and dummy clock (Z) is provided after the delay through the dummy delay circuit 45 and the dummy circuit 46, a phase comparator (44).
더미 회로(46)는 입력 회로(20), 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로이며, 동일한 지연량을 갖고 있다. Dummy circuit 46 is the same circuit as the input circuit 20, a 1/2 frequency divider 30 and the output circuit 50, has the same delay amount. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. A phase comparator (44) provides a delayed dummy clock (dZ) and a phase comparator 44. The reference clock (X), the delay control circuit 47 and compares the phases generates a phase difference signal in the from from the dummy circuit 46 do. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. Delay control circuit 47 controls the delay amount of the dummy delay circuit 45 in the direction to eliminate a phase difference based on the phase difference signal. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다. Accordingly, the delayed dummy clock (dZ) increases the reference clock (X) to match the rise, that is, delayed dummy clock (dZ) dummy delay to be delayed by k cycle of the external clock signal to the reference clock (X) circuit of the and variably controlling the delay amount of 45.
그런데, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되며, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)이 반전 리얼 클록으로서 출력 회로(50)에 제공된다. However, the delay that receives the delay receives the inverted frequency division clock circuit 41 and the frequency division clock circuit 42 is the same configuration as that of the dummy delay circuit 45, the dummy delay circuit 45 by the delay control circuit 47 and there is controlled such that the amount of delay equal to, 360 ° delayed frequency division clock from the delay circuit 42 (0 degree clock) is a real-clock is provided to the output circuit 50, a 180 ° delayed frequency division clock from the delay circuit 41 ( 180 clocks) is an inverted real clock is provided to the output circuit 50. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. Output circuit 50 in synchronization with the real clock and inverted clock real respectively buffers data on the data bus and outputs data to the output pad 52. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다. That is, the data output from the output circuit 50 is synchronized with the input clock signal given from the outside to the clock input pad 10.
또한, 분주비 설정 신호가 하이 레벨(H)일 때, 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로부터 출력하여 0 도 DLL 블록(35)의 지연 회로(41)에 제공하며, 외부 클록 신호가 낮은 주파수의 상태에서 는 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문에 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는다. In addition, the dividing ratio setting signal is at a high level (H) one time, the selection circuit 32 delays the even outputs the external clock signal is not frequency division ratio of frequency division of 1/2 from the terminal (32A) 0 DLL block 35 from the terminal (32B) because the offer to the circuit 41, the state of the external clock signal has a lower frequency is sufficiently accessible, simply by DRAM 180 is also synchronized with the clock that provides the read data to the output circuit 50 0 degrees does not output the signal to the delay circuit 42 of the DLL block 35.
이 실시예에서도 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주하고 있기 때문에, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다. Since the embodiment in it, and selecting one of the frequency division clock signal as an input clock signal or a half-frequency division means according to the frequency of the input clock signal frequency division ratio of the frequency divider to 1/2, even if the frequency of the input clock signal changes it is possible to prevent the occurrence of underflow and overflow.
도 33은 본 발명의 반도체 집적 회로 장치의 제4 실시예의 블록도를 도시하고 있다. Figure 33 shows a fourth embodiment of a block diagram of a semiconductor integrated circuit device of the present invention. 이 실시예는 도 27의 실시예에 있어서의 분주기(36, 38) 및 선택 회로(40) 대신에 가변 분주기(70)를 설치하였고, 도 33에서 도 27과 동일한 부분에는 동일한 부호를 붙였다. This embodiment is attached the same symbols, identical parts to FIG. 27 embodiment, the frequency divider 36 and 38 and the selection circuit 40 instead were to install the variable frequency divider 70, in Fig. 33 Fig. 27 in the .
도 33에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 0 도 DLL 블록(35)의 가변 분주기(70)에 제공된다. 33, via the clock input pad 10 is an external clock signal input from the outside is zero is also provided to the variable frequency divider 70 of the DLL block 35 via the input circuit 20 which functions as a buffer.
가변 분주기(70)는 그 외부 클록 신호를 분주하지만, 분주비 설정부(53)로부터 제공되는 분주비 설정 신호에 따라서 그 분주비를, 예컨대 2/4, 3/6, 4/8로 변화시킨다. A variable frequency divider 70 changes its frequency division ratio depending on the frequency division ratio setting signal provided from the frequency divider to an external clock signal, but the dividing ratio setting unit 53, such as 2/4, 3/6, 4/8 thereby. 2/4의 분주비인 경우에는 제공되는 클록 신호의 2 주기만큼 하이 레벨(H)이고, 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. If frequency division ratio of 2/4 is by 2 cycles of the clock signal provided to produce a high level (H), and 2 at the low level (L) by a dummy clock cycles (Z), and this inverted reference clock (X). 3/6의 분주비인 경우에는 제공되는 클록 신호의 3 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. If the frequency division ratio is 3/6 by 3 cycles of the clock signal provided to produce a high level (H), three cycles the low level (L) of the dummy clock (Z) and a reference clock, this reversal (X) equal to the difference. 4/8의 분주비인 경우에는 제공되는 클록 신호의 4 주기만큼 하이 레벨(H)이고 4 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. If frequency division ratio of 4/8, creates a dummy clock (Z) and a reference clock, this reversal (X) clocks the high level (H) by 4 periods of the signal provided by the low level period is 4 (L). 여기서 생성된 기준 클록(X)은 위상 비교기(44)에 제공되고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46A)를 통과하여 지연된 후 위상 비교기(44)에 제공된다. The reference clock (X) generated here is provided to the phase comparator 44, a dummy clock (Z) is provided on after delay through the dummy delay circuit 45 and the dummy circuit (46A), phase comparator (44).
더미 회로(46A)는 입력 회로(20)와 동일한 회로이며, 동일한 지연량을 갖고 있다. A dummy circuit (46A) is the same circuit as the input circuit 20, has the same delay amount. 위상 비교기(44)는 더미 회로(46A)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. A phase comparator (44) provides a delayed dummy clock (dZ) and a phase comparator 44. The reference clock (X), the delay control circuit 47 and compares the phases generates a phase difference signal in the from from the dummy circuit (46A) do. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. Delay control circuit 47 controls the delay amount of the dummy delay circuit 45 in the direction to eliminate a phase difference based on the phase difference signal. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다. Accordingly, the delayed dummy clock (dZ) increases the reference clock (X) to match the rise, that is, delayed dummy clock (dZ) dummy delay to be delayed by k cycle of the external clock signal to the reference clock (X) circuit of the and variably controlling the delay amount of 45.
한편, 외부 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공된다. On the other hand, the delay circuit 42 receives the external clock may be controlled so that the amount of delay equal to the dummy delay circuit 45 by the dummy delay circuit and the same configuration as that of 45, the delay control circuit 47, a delay circuit ( 42) 360 delayed clock (0 degree clock) from the clock is provided as a real output circuit 50. 출력 회로(50)는 상기 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링하고 데이터 출력 패드(52)로부터 출력한다. Output circuit 50 in synchronization with the real clock buffers data on the data bus and outputs data from the output pad 52. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다. That is, the data output from the output circuit 50 is synchronized with the input clock signal given from the outside to the clock input pad 10.
이 실시예에서도 가변 분주기(70)의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어서, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다. In this embodiment also can change the delay amount of the reference clock by changing therefore the frequency division ratio of the variable frequency divider 70, the frequency of the input clock signal, by increasing the delay amount of the reference clock to prevent the occurrence of underflow and, it is possible to increase the delay amount of the reference clock to prevent the occurrence of overflow. 또한, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기(70)를 이용함으로써, 복수 개의 분주기와 선택 회로를 지니는 경우에 비해서 회로 규모를 작게 할 수 있다. Further, it is possible to by using a variable frequency divider 70 for changing the frequency division ratio in accordance with the frequency division ratio setting signal, the smaller the circuit scale compared with the case where a plurality of frequency dividers and having a selection circuit.
도 34는 도 33에 도시된 가변 분주기(70)의 한 구성예를 도시한 회로도이다. 34 is a circuit diagram showing a configuration example of the variable frequency divider 70 shown in Fig. 도 34에 도시된 바와 같이, 가변 분주기(70)는 도 4와 거의 같은 구성의 1/2 분주기(701, 702, 703)를 직렬로 접속하여 리셋 루프를 형성하는 NAND 게이트(704) 및 더미의 NAND 게이트(705)를 부가한 구성이다. As shown in Figure 34, the variable frequency divider 70 has a NAND gate 704 that forms a reset loop connecting the 1/2 frequency divider (701, 702, 703) of a configuration substantially as shown in Fig. 4 in series, and the configuration in addition to the NAND gate 705 in the pile. 각 1/2 분주기(701, 702, 703)는 프리셋트(preset)시의 출력치를 규정하기 위해서 일부에 3입력 NAND 게이트를 사용하고 있는 점에서 도 4의 구성과 상이하다. Each 1/2 frequency divider (701, 702, and 703) is different from the Figure in that it uses three input NAND gate to the part in order to define the output value at the time of pre-set (preset) 4 configuration.
단자(706)로부터 입력되는 프리셋 신호가 로우 레벨(L)일 때 각 1/2 분주기(701, 702, 703)의 NAND 게이트의 출력 레벨은 H, L, X(부정)로 도시하였고, 프리셋 신호가 하이 레벨(H)이 된 후 단자(707)로부터 입력되는 클록(clkz)의 분주 동작을 시작한다. The output level of the NAND gate in the preset signal input from the terminal 706 when the low level (L) of each 1/2 frequency divider (701, 702, and 703) was shown as H, L, X (negative), the preset after the signal is at a high level (H) to start the dispensing operation of the clock (clkz) input from a terminal 707.
NAND 게이트(704)는 단자(710)로부터 제공되는 분주비 설정 신호 idv6z가 하이 레벨(H)일 때에, 1/2 분주기(702)의 노드(N702-3) 출력 및 1/2 분주기(703)의 노드(N703-3) 출력과의 NAND 연산 결과를 1/2 분주기(702)의 NAND(702-4)에 루프백(loop-back)함으로써, 클록(clkz)의 7 주기마다 1/2 분주기(702)를 리셋시켜 클록(clkz)을 3/6의 분주비로 분주한다. NAND gate 704 is a node (N702-3), and the output of the 1/2 frequency divider when the frequency division ratio setting signal idv6z is at a high level (H), 1/2 frequency divider 702 is supplied from a terminal 710 ( by nodes (N703-3) NAND (loop back (loop-back to 702-4) in one-half the NAND operation result of the output frequency divider 702) of 703), for each cycle of the clock 7 (clkz) 1 / 2 to reset the frequency divider 702 and a clock frequency divider (clkz) frequency division ratio of 3/6.
1/2 분주기(701)는 클록(clkz)을 1/2의 분주비로 분주하여 클록(clk2z, clk2x)을 출력하고, 또한 1/2 분주기(702)는 이것을 1/2 분주하여 노드(N702-1, N702-2)로부터 2/4분주 클록(clk4z, clk4x)을 출력하여, 이 클록(clk4z, clk4x)은 셀렉터(712)를 구성하는 트랜스미션 게이트(714, 715)에 제공된다. 1/2 frequency divider 701 outputs the clock (clkz) to the frequency division ratio of the clock frequency divider (clk2z, clk2x) of 1/2, and further frequency division by 1/2 frequency divider 702 is half this node ( and outputting a 2/4 frequency division clock (clk4z, clk4x) from N702-1, N702-2), a clock (clk4z, clk4x) is provided to the transmission gate (909, 715) to configure the selector 712. 분주비 설정 신호 idv6z가 로우 레벨(L)일 때, 1/2 분주기(703)는 2/4 분주 클록(clk4z, clk4x)을 1/2의 분주비로 분주하여 노드(N703-1, N703-2)로부터 4/8 분주 클록(clk8z, clk8x)을 출력하고, 이 클록(clk8z, clk8x)은 셀렉터(712)를 구성하는 트랜스미션 게이트(713, 716)에 제공된다. When the frequency division ratio setting signal idv6z a low level (L), 1/2 frequency divider 703 is 2/4 the clock frequency divider (clk4z, clk4x) to the frequency division ratio of frequency divider node (N703-1, N703- 1/2 2) 4/8 frequency division clock (clk8z, clk8x) a, a clock (clk8z, clk8x outputs) from is provided to the transmission gate (713, 716) to configure the selector 712. 도 35는 분주비 설정 신호 idv6z가 로우 레벨(L)일 때의 동작을 설명하기 위한 타이밍도이다. 35 is a timing chart for explaining the operation when the frequency division ratio setting signal idv6z a low level (L).
이에 대하여, 분주비 설정 신호 idv6z가 하이 레벨(H)일 때는 NAND 게이트(704)에 의해서 클록(clkz)의 7 주기마다 1/2 분주기(702)가 리셋되고, 클록(clk8z, clk8x)은 클록(clkz)을 3/6 분주한 것으로 된다. On the other hand, when the frequency division ratio setting signal idv6z is at a high level (H) is a half frequency divider 702 for each cycle of the clock 7 (clkz) by the NAND gates 704 is reset, the clock (clk8z, clk8x) is a clock (clkz) is to be a 3/6 frequency divider. 도 36은 분주비 설정 신호 idv6z가 하이 레벨(H)일 때의 동작을 설명하기 위한 타이밍도이다. 36 is a timing chart for explaining the operation when the frequency division ratio setting signal idv6z is at a high level (H).
셀렉터(712)에는 단자(718)로부터 분주비 설정 신호 idv4z가 제공되고 있다. Selector 712 has been provided by the frequency division ratio setting signal idv4z from the terminal 718. 분주비 설정 신호 idv4z가 하이 레벨(H)일 때는 트랜스미션 게이트(714, 715)가 선택되어 클록(clk4z, clk4x)이 단자(719, 720)로부터 출력된다. When the frequency division ratio setting signal idv4z is at a high level (H) is output from the transmission gate (909, 715) is selected, the clock (clk4z, clk4x) the terminal (719, 720). 또한, 분주비 설정 신호 idv4z가 로우 레벨(L)일 때는 트랜스미션 게이트(713, 716)가 선택되어 클록(clk8z, clk8x)(3/6 분주 클록 또는 4/8 분주 클록)이 단자(719, 720)로부터 출력된다. Further, when the frequency division ratio setting signal idv4z is at the low level (L), the transmission gate (713, 716) is selected, the clock (clk8z, clk8x) (3/6 or 4/8 frequency division clock frequency division clock), the terminal (719, 720 ) it is output from. 또한, 단자(719)의 출력 클록이 더미 클록(Z)으로서 사용되고, 단자(720)의 출력 클록은 기준 클록(X)으로서 사용된다. Further, the output clock is used as a dummy clock (Z) of the terminal 719, the output clock of the terminal 720 is used as a reference clock (X).
도 37은 본 발명의 반도체 집적 회로 장치의 제5 실시예의 블록도를 도시하고 있다. Figure 37 shows a fifth embodiment of a block diagram of a semiconductor integrated circuit device of the present invention. 이 실시예는 도 2의 제1 실시예의 분주기(36, 38) 및 선택 회로(40) 대신에 가변 분주기(70)를 설치하였고 모드 레지스터(34) 대신에 분주비 설정부(53)가 이용되고 있으며, 도 37에 있어서 도 2 및 도 33과 동일 부분에는 동일 부호를 붙인다. This embodiment is 2 the first embodiment of the frequency divider (36, 38) and the selection circuit 40, instead of the frequency division ratio set in place was installed a variable frequency divider 70, the mode register 34 to 53 of the is used, and denoted by the same reference numerals are also the same parts, and 2 and 33 in Fig. 37.
도 37에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. In Figure 37, an external clock through a clock input pad 10, which is input from an external signal via the input circuit 20 functioning as a buffer is provided to the 1/2 frequency divider 30 and the selection circuit 32. 1/2 분주기(30)는 외부 클록 신호를 1/2의 분주비로 분주하여, 위상이 서로 정확히 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다. 1/2 frequency divider 30 divides the external clock signal frequency division ratio of 1/2, to be exactly 180 degrees phase difference from each other is generating a frequency division clock (0 °) and the inverted clock frequency divider (180 °) the selection circuit ( It provides to 32).
선택 회로(32)는 도 3에 도시된 구성이며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터의 분주 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터의 반전 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 분주비 설정부(53)로부터 제공받는 분주비 설정 신호를 반전하여 분주비 설정 신호와 함께 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다. Selection circuit 32 is constructed, and the input receiving the output signal the transfer gate 55, a transfer gate (56 receiving the frequency division clock from the 1/2 frequency divider 30 provides the circuit 20 shown in Figure 3 ), the transfer gate with a transfer gate 57 and the dividing ratio setting unit 53, dividing ratio setting signal to turn the dividing ratio setting signal receiving from the frequency divider receives the inverted clock from the 1/2 frequency divider 30 ( It is composed of an inverter 58 to provide the 55-57).
또한, 이 경우에 있어서 분주비 설정 신호는 외부 클록 신호의 주파수가 낮아서 저분주비가 지시될 때 하이 레벨(H)로 되는 신호이다. Further, in this case, the frequency division ratio setting signal is a signal to the high level (H) when the frequency of the external clock signal low, low molecular jubi instructions. 선택 회로(32)는 분주비 설정 신호가 하이 레벨(H)일 때, 트랜스퍼 게이트(55)가 온이고 트랜스퍼 게이 트(56, 57)가 오프로 되어, 트랜스퍼 게이트(55)를 통과한 입력 회로(20)가 출력하는 외부 클록 신호가 선택 회로(32)의 단자(32A)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. Selection circuit 32 when the frequency division ratio setting signal is at a high level (H), the transfer gate 55 is on and the transfer gated (56, 57) is turned off, the input has passed through the transfer gate 55, the circuit 20 is an external clock signal for outputting is outputted from the terminal (32A) of the selection circuit 32 0 may be provided in the DLL block 35. 또한, 이 때 단자(32B)로부터는 신호가 출력되지 않는다. In addition, it is not a signal is outputted from the terminal when (32B).
한편, 분주비 설정 신호가 로우 레벨(L)일 때 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되며, 각 트랜스퍼 게이트(56, 57)를 통과한 분주 클록 및 반전 분주 클록이 선택 회로(32)의 각 단자(32A, 32B)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. On the other hand, the frequency division ratio setting signal is at a low level (L) one time the transfer gate (56, 57) is on and the transfer gate (55) are turned off, and a frequency divider clock and the inverted busy through the respective transfer gate (56, 57) clock is outputted from each of the terminals (32A, 32B) of the selection circuit 32 0 may be provided in the DLL block 35.
가변 분주기(70)는 상기 외부 클록 신호를 분주하지만, 분주비 설정부(53)로부터 제공되는 분주비 설정 신호에 따라서 그 분주비를, 예컨대 2/4, 3/6 및 4/8로 변화시킨다. A variable frequency divider 70 changes its frequency division ratio depending on the frequency division ratio setting signal provided from the frequency divider, however, the frequency division ratio setting unit 53, the external clock signal, such as 2/4, 3/6 and 4/8 thereby. 2/4의 분주비에서는 제공되는 클록 신호의 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. The frequency division ratio of 2/4 by a second cycle of the clock signal provided to produce a high level (H) and the second cycle the low level (L) of the dummy clock (Z) and a reference clock by this reversal (X). 3/6의 분주비에서는 제공되는 클록 신호의 3 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. The frequency division ratio of 3/6 by a third cycle of the clock signal provided to produce a high level (H), three cycles the low level (L) of the dummy clock (Z) and a reverse this reference clock (X) equal to the difference. 4/8의 분주비에서는 제공되는 클록 신호의 4 주기만큼 하이 레벨(H)이고 4 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. The frequency division ratio of 4/8 by 4 cycles of the clock signal provided to produce a high level (H) and 4-cycle low level (L) of the dummy clock (Z) and a reference clock, this reversal (X) equal to the difference. 여기서 생성된 기준 클록(X)은 위상 비교기(44)에 제공되고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통과하여 지연된 후 위상 비교기(44)에 제공된다. The reference clock (X) generated here is provided to the phase comparator 44, a dummy clock (Z) is provided on after delay through the dummy delay circuit 45 and the dummy circuit 46, a phase comparator (44).
더미 회로(46)는 입력 회로(20) 및 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로이며, 동일한 지연량을 갖고 있다. Dummy circuit 46 is the same circuit as the input circuit 20 and the 1/2 frequency divider 30 and the output circuit 50, has the same delay amount. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. A phase comparator (44) provides a delayed dummy clock (dZ) and a phase comparator 44. The reference clock (X), the delay control circuit 47 and compares the phases generates a phase difference signal in the from from the dummy circuit 46 do. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. Delay control circuit 47 controls the delay amount of the dummy delay circuit 45 in the direction to eliminate a phase difference based on the phase difference signal. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연하도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다. Accordingly, the delayed rise of the dummy clock (dZ) to match the rise of the reference clock (X) that is delayed dummy clock (dZ) delay pile to delay k cycle as the external clock signal to the reference clock (X) circuit and variably controlling the delay amount of 45.
한편, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 지연량이 동일하도록 제어되고 있으며, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되고, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)은 반전 리얼 클록으로서 출력 회로(50)에 제공된다. On the other hand, delay receiving the delay circuit 41 and the frequency division clock receives the inverted frequency division clock circuit 42 is the same configuration as that of the dummy delay circuit 45, the dummy delay circuit 45 by the delay control circuit 47 and the delay amount is being controlled to be equal to, 360 ° delayed frequency division clock from the delay circuit 42 (0 degree clock) is a real-clock is provided to the output circuit 50, a 180 ° delayed frequency division clock from the delay circuit 41 ( 180 clocks) is a real inverted clock is provided to the output circuit 50. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. Output circuit 50 in synchronization with the real clock and inverted clock real respectively buffers data on the data bus and outputs data to the output pad 52. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 입력되는 외부로부터의 입력 클록 신호에 동기하고 있다. That is, the data output from the output circuit 50 is synchronized with the input clock signal from the outside is input to the clock input pad 10.
또한, 분주비 설정 신호가 하이 레벨(H)일 때, 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로 출력하여 0 도 DLL 블록(35)의 지연 회로(41)에 제공하고, 외부 클록 신호가 낮은 주파수의 상태에서는 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문에 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는다. In addition, the dividing ratio setting signal is at a high level (H) one time, the selection circuit 32 delays the even outputs the external clock signal is not frequency division ratio of frequency division of 1/2 to the terminal (32A) 0 DLL block 35 0 from the terminal (32B), because it provides the circuit 41, the external clock signal state of the low frequency is fully accessible only by DRAM 180 is also synchronized with the clock that provides the read data to the output circuit 50 can be also does not output the signal to the delay circuit 42 of the DLL block 35.
이 실시예에 있어서도, 가변 분주기(70)의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있으며, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2 분주된 클록 신호 중 어느 하나를 선택하여 가변 분주기(70)에 제공하기 때문에, 입력 클록 신호의 주파수가 더욱 광범위하게 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다. Also in this embodiment, by changing therefore the frequency division ratio of the variable frequency divider 70, the frequency of the input clock signal, it is possible to change the delay amount of the reference clock, increasing the delay amount of the reference clock to prevent the occurrence of underflow it is possible to, by increasing the delay amount of the reference clock, it is possible to prevent the occurrence of overflow, either the input clock frequency according to the input clock signal or a half-frequency division means by 1/2 frequency division of the clock signal of the signal selected because it provides a variable frequency divider (70), even if the frequency of the input clock signal changes more broadly it is possible to prevent the occurrence of underflow and overflow.
또한, 더미 지연 회로(47)가 제1 가변 지연 수단에 대응하고, 지연 회로(42)가 제2 가변 지연 수단에 대응하고, 분주기(36, 38) 및 선택 회로(40) 또는 가변 분주기(70)가 분주 수단에 대응하고, 분주비 설정부(53)가 분주비 설정 신호 기억 수단 및 분주비 설정 신호 생성 수단에 대응하고, 또한, 클록 주기 자동 검출 회로(530)가 분주비 설정 신호 생성 수단에 대응하고, 1/2 분주기(30)가 1/2 분주 수단에 대응하며, 선택 회로(32)가 선택 수단에 대응한다. Further, the dummy delay circuit 47 corresponds to the first variable delay means, and delay circuit 42, the second corresponding to the variable delay means, and a frequency divider (36, 38) and the selection circuit 40 or the variable frequency divider 70 corresponds to the frequency division means and dispensing the dividing ratio setting unit 53 is not set signal storage means and a frequency division ratio set corresponding to the signal generating means, and further, clock period automatically detecting circuit ratio setting signal 530, the frequency divider corresponds to the generation means, corresponding to a 1/2 frequency division means 1/2 frequency divider 30, and corresponds to the selection circuit 32 is the selection means.
본 발명은 상기 실시예에 한정되는 것은 아니며, 여러 가지 변형이 가능하 다. The present invention is not limited to the above embodiment, it is possible to various modifications. 예컨대, 지연 회로를 구성하는 지연 소자로서 기능하는 논리 소자는 NAND 게이트 또는 인버터에 한정되지 않고, NOR나 XOR 등의 논리 소자를 이용하여 구성할 수 있다. For example, the logic element which functions as the delay elements constituting the delay circuit can be configured using a logic device, such as not limited to a NAND gate, or inverter, NOR or XOR.
이상의 설명에서는 본 발명의 반도체 집적 회로 장치를 SDRAM에 대하여 설명하였지만, 본 발명은 SDRAM에 제한하지 않으며 외부로부터 입력되는 신호에 동기하여 출력 신호가 출력되는 반도체 집적 회로 장치라면 어떠한 것에도 적용 가능하다. In the above description has been described a semiconductor integrated circuit device of the invention in the SDRAM, the present invention is also applicable to any not limited to SDRAM, if synchronization with a signal input from an external output signal, a semiconductor integrated circuit device is output.
전술한 바와 같이, 청구범위 제1항에 기재된 발명은 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킨다. , The claimed invention of claim 1 as described above is changed according to the frequency division ratio of the frequency division means at the frequency of the input clock signal.
이와 같이, 분주 수단의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있게되어, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다. Thus, it is possible to change the amount of delay of the reference clock by changing therefore the frequency division ratio of the frequency division means on the frequency of the input clock signal, by increasing the delay amount of the reference clock, it is possible to prevent the occurrence of underflow, the reference clock to the delay amount of zoom it is possible to prevent the occurrence of overflow.
청구범위 제2항에 기재된 발명에서, 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 한다. In the invention recited in claim 2 wherein the dispensing means is larger when the frequency division ratio higher the frequency of the input clock signal according to the frequency division ratio setting signal.
이와 같이, 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하기 때문에 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에, 칩 면적의 증대 없이 전원 노이즈의 영향을 피할 수 있다. In this way, it is possible to prevent the occurrence of an overflow at which the underflow and the frequency of the input clock signal at the time because increasing the frequency division ratio at high frequencies of the input clock signal is high the frequency of the input clock signal is low, the delay circuit because of the need to increase the number of stages no, it is possible to avoid the effect of power source noise without increasing the chip area.
청구범위 제3항에 기재된 발명에서, 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비한다. In the invention recited in claim 3 wherein, the frequency division means is division in the plurality of frequency divider and the frequency division ratio setting signal of different ratio is thus a selection circuit for selecting either one of the output of the frequency divider of the plurality of dividers.
이와 같이, 분주비가 상이한 복수 개의 분주기 및 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하기 때문에, 분주비 설정 신호에 따른 분주비로 더미 클록 및 기준 클록을 생성할 수 있다. In this way, since the frequency divider having a plurality of different frequency divider ratio, and a selection circuit for selecting the output of one of the dispenser, it is possible to generate a dummy clock and the reference clock frequency division ratio of the frequency division ratio setting signal.
청구범위 제4항에 기재된 발명은 복수 개의 분주기 중 상기 선택 회로에서 선택한 출력을 갖는 분주기만을 작동시킨다. The invention described in claim 4, wherein actuates the jugiman minute with an output selected by the selection circuit of the plurality of dividers.
이와 같이, 복수의 분주기 중 선택 회로에서 선택한 출력을 갖는 분주기만을 작동시키기 때문에, 쓸데 없는 전력 소비를 방지할 수 있다. In this way, since operating the jugiman minute with an output selected in the selection period of the plurality of minute circuits, it is possible to prevent unnecessary power consumption.
청구범위 제5항에 기재한 발명에서, 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기이다. In the present invention according to Claim 5 wherein the dispensing means is a variable frequency divider to change the frequency division ratio in accordance with the frequency division ratio setting signal.
이와 같이, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기를 이용함으로써, 복수 개의 분주기 및 선택 회로를 갖는 경우에 비해서 회로 규모를 작게 할 수 있다. In this way, by using the variable frequency divider to change the frequency division ratio in accordance with the frequency division ratio setting signal, it is possible to reduce the circuit scale compared with the case having a plurality of frequency dividers and a selection circuit.
청구범위 제6항에 기재된 발명은 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 갖는다. Invention set forth in claim 6 has a division ratio set signal generating means for generating the frequency division ratio setting signal to detect the frequency of the input clock signal.
청구범위 제7항에 기재한 발명은 입력 클록 신호를 1/2의 분주비로 분주하는 1/2 분주 수단 및 상기 입력 클록 신호의 주파수에 따라서 상기 입력 클록 신호 또는 상기 1/2 분주 수단이 출력하는 클록 신호 중 어느 하나를 선택하여 상기 분주 수단에 제공하는 선택 수단을 갖는다. Invention described in claim 7 is characterized in that the input clock signal frequency division means or the output of the 1/2 in accordance with the frequency of the 1/2 frequency division means and the input clock signal for dividing the input clock signal frequency division ratio of 1/2 selecting one of the clock signal has a selection means for providing to said dispensing means.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단에서 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주 수단에 제공함으로써, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다. In this way, the clock signal of the frequency division ratio of frequency division of the input clock signal from the 1/2 or 1/2 frequency division means according to the frequency of the input clock signal selecting either by providing a dispensing means, even when the frequency of the input clock signal changes it is possible to prevent the occurrence of underflow and overflow.
상기 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라 변화시키는 것을 특징으로 하는 반도체 집적 회로 장치. The semiconductor integrated circuit device, characterized in that for changing the frequency division ratio of said frequency divider means to a frequency of the input clock signal.
제1항에 있어서, 상기 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하는 것인 반도체 집적 회로 장치. The method of claim 1, wherein the dispensing means is a semiconductor integrated circuit device is to increase the frequency division ratio at high frequencies of the input clock signal according to the frequency division ratio setting signal.
제2항에 있어서, 상기 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하는 것인 반도체 집적 회로 장치. The method of claim 2, wherein the semiconductor integrated to a selection circuit for the frequency division means selects the frequency division ratio of the different plurality of frequency divider and the frequency division in the ratio setting signal according any one of the divider outputs of said plurality of divider circuit device.
제3항에 있어서, 상기 복수 개의 분주기 중 상기 선택 회로가 선택한 출력을 갖는 분주기만을 동작시키는 것인 반도체 집적 회로 장치. The semiconductor integrated circuit device as that in the third section, the operation jugiman minute with an output that the selection circuit to select among the plurality of frequency divider.
제2항에 있어서, 상기 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기인 것인 반도체 집적 회로 장치. The method of claim 2, wherein the semiconductor integrated circuit device wherein the dispensing means has a variable frequency divider to change the frequency division ratio in accordance with the frequency division ratio setting signal.
제2항에 있어서, 상기 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 구비하는 것인 반도체 집적 회로 장치. The method of claim 2, wherein the semiconductor integrated circuit apparatus having a frequency division ratio set signal generating means for generating the frequency division ratio setting signal to detect the frequency of the input clock signal.
을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치. The semiconductor integrated circuit device comprising a.