Proposta e Implementacao de um Acelerador Eficiente em HLS para Ray Tracing
Resumo. As arquiteturas reconfiguraveis, como os chips FPGA, apresentam um alto potencial computacional a um baixo custo energetico. Assim, o objetivo deste trabalho e propor e implementar um acelerador em sintese de alto nivel (HLS) para execucao eficiente do algoritmo de Ray Tracing (i.e tecnica de grande importancia na area de renderizacao de imagens, especialmente por seus resultados fisicamente precisos, apesar do seu alto custo computacional) nas FPGAs. Para isso varias estrategias de otimizacoes sao propostas e avaliadas. Os resultados mostram que a versao mais rapida conseguiu alcancar resultados 2 vezes mais rapidos do que a versao para o processador ARM. Mais importante, os resultados obtidos ficaram bem proximos de dois benchmarks de limite inferior propostos o que mostra a eficiencia dos aceleradores.