Column Address Strobe Latency
# Column Address Strobe Latency

Die Column Address Strobe Latency (englisch, kurz CL oder CAS Latency), auch Speicherlatenz genannt, ist die benötigte Zeit um eine Spalte im Hauptspeicher eines Computers zu adressieren. Das Maß dafür ist die erforderliche Zahl der Taktzyklen, wobei eine niedrigere Zahl die bessere ist. Vor allem bei moderner Hardware kann eine niedrige Speicherlatenz einen Mehrwert in Rechenleistung bieten.

## Definition

Die Column Address Strobe Latency (CL) misst die Verzögerung zwischen der Adressierung (Adressierung einer Spalte) in einem DRAM-Baustein und der Bereitstellung der an dieser Adresse gespeicherten Daten. Gemessen werden die erforderlichen Taktzyklen. Die benötigte Zeit ergibt sich aus der Dauer eines Taktzyklus mal die Anzahl der benötigten Taktzyklen.

Die CL gibt an, wie viele Taktzyklen der Speicherbaustein benötigt, um die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann. Je höher der CL-Wert, desto mehr Taktzyklen werden für die Verarbeitung benötigt, womit auch die davon abhängende Verzögerung größer wird; je niedriger der Wert, desto schneller ist der Speicher-Riegel.

Die beschleunigende Wirkung von geringeren CL-Timings wird jedoch gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem sind viele Kunden bereit, für derartige Module Aufpreise zu bezahlen. Die enttäuschende Beschleunigungswirkung lässt sich hauptsächlich durch die immer wirksameren und größeren Caches auf den Prozessoren erklären, die bereits ca. 90–95 % aller Zugriffe abfangen. Außerdem ist zu beachten, dass es auch andere Latenzen gibt, die einen Einfluss auf die Performance haben.

Neben CL werden bei Speicherriegeln häufig auch noch die Angaben tRCD, tRP und manchmal auch noch tRAS gemacht, z. B. in der Form CL17-17-17.

## Beispiel

Bei einer realen Taktfrequenz von 400 MHz dauert ein Taktzyklus 2,5 ns. Ein Speicher mit DDR2-400 und CL-4 braucht also 4 Taktzyklen mal 2,5 ns = 10 ns, um eine Spalte zu adressieren. Ein CL-5 Speicher braucht 12,5 ns und ein CL-6 Speicher 15 ns. Dazu kommen dann noch zusätzliche Latenzen, beispielsweise zur Zeilenadressierung, zum Refresh, und weitere.

## Belege

* ↑ „Zellenrennen“ c’t 8/06, Seite 210 ff.
