Defekt (Halbleitertechnik)
# Defekt (Halbleitertechnik)

Als Defekte werden in der Halbleitertechnik allgemein unerwünschte, lokale Fehler bei der Fertigung von Halbleiterprodukten bezeichnet. Sie mindern im Allgemeinen die Qualität und Zuverlässigkeit der Produkte und können den vollständigen Funktionsausfall dieser verursachen. Angegeben werden Defekte häufig in Form der Defektdichte D, der Anzahl von Defekten pro Flächeneinheit, oder der Defektdichte pro lithografischer Maskenebene.

## Art, Ursache und Wirkung

Die Art, Ursache und Wirkung von Defekten, die bei der Fertigung von Halbleiterprodukten auftretenden, sind sehr vielfältig. Sie reichen von Partikel jederart über Kristallfehlern im Substrat oder Epitaxieschichten bis hin zu Fehlern, die durch Fehlprozessierungen in der Fotolithografie oder dem Ätzen entstehen. Dabei können die Defekte aus der Umgebung kommen (z. B. Staub) oder durch die Fertigungsprozesse (z. B. Materialrückstände, Overlay-Versatz) selbst entstehen. Sie bewirken in der Regel einen mechanischen oder elektrischen Einfluss beispielsweise auf die Zuverlässigkeit oder die Qualität (z. B. erreichbare Taktfrequenz) der Chips. Sie können aber auch zum elektrischen Ausfall bzw. zur Fehlfunktion und sogar zur Zerstörung des Produktes führen. Solche, sogenannte „tödliche“ Defekte haben Einfluss auf die Ausbeute (engl. yield) der mikroelektronischen Produkte.

Im Folgenden werden einige typische Beispiel für Defekte aus verschiedenen Bereichen der Fertigung genannt und deren mögliche Wirkung kurz beschrieben.

Die vermutlich bekanntesten Defekte sind Partikel aus der Umgebung, in der die Wafer transportiert und prozessiert werden, und den Anlagen selbst. Darunter versteht man beispielsweise Staub und Materialabrieb. Solche Partikel können sich (zeitweise) auf dem Wafer anlagern und dort zu einer unerwünschten Abdeckung führen. Dort können sie das Prozessieren in dem betroffenen Bereich lokal beeinflussen, beispielsweise indem sie Abscheidung oder das Ätzen von Schichten verhindern, oder bewirken ungewollte topografische Hindernisse (z. B. Fokusprobleme bei der Fotolithografie, Schichtabscheidung des Fotolacks). Ergebnis ist beispielsweise eine elektrische Fehlfunktion in Form von Kurzschlüssen oder fehlenden elektrischen Verbindungen zwischen Leiterbahnen. Solche Partikel aus der Umgebung können als eine Art Defekt-Grundbelastung angesehen werden, die durch eine entsprechend saubere Umgebung (vgl. Reinraumklasse) und geeignete Materialwahl (vgl. Reinraumtauglichkeit) und Konstruktion weitgehend reduziert werden können. Dennoch stellen sie einen Großteil der ausbeuterelevanten Defekte dar. Als Faustregel werden für die Größe von ausbeuterelevanten Partikeln ist, dass sie höchstens 25 % bzw. 10 % der Strukturgröße betragen sollte. Daher steigen die Anforderungen an die Reduzierung von Defekten mit steigender Integrationsdichte von integrierten Schaltkreisen.

Auch Verunreinigungen durch Fremdmaterialien können die Funktion der Produkte negativ beeinflussen, beispielsweise Metallionen, die in elektrisch sensible Bereiche wie dem Transistorkanal diffundieren und dort die elektrischen Eigenschaften ändern.

Viele weitere Defektquellen haben prozesstechnische Ursachen. Darunter werden Defekte verstanden, die durch nicht optimierte Fertigungsprozesse entstehen. Allgemein sind dies im Einzelnen beherrschbare Prozesschwankungen, die aber gerade in der Hochvolumenproduktion nicht vermieden werden können, beispielsweise:

* Abscheidungsprobleme die Leerräume in dünnen Schichten oder in Kontaktlöchern (pin holes) verursachen, aber auch Luftblasen beim Auftrag des Fotolacks
* Haftungsprobleme von Schichten, beispielsweise durch zu große Temperaturschwankungen und den dadurch verursachten mechanischen Stress
* Materialrückstände, beispielsweise nach dem chemisch-mechanischen Planarisieren
* Kristalldefekte im Substrat oder epitaktischen Schichten, beispielsweise Stapelfehler, Verunreinigungen, mechanischer Stress usw.
* Overlay-Fehler, die unerwünschte Verbindungen zwischen verschiedenen Ebenen verursachen (z. B. Kurzschlüsse) oder gewünschte Verbindungen verhindern (z. B. fehlender elektrischer Kontakt von Leiterbahnen)
* uvm.

Darüber hinaus gibt es noch „grobe“ Defekte wie Kratzer, die meiste eine Folge von Anlagen- oder Hantierungsfehlern sind, sowie technologische Defektquellen. Letztere sind meist nicht optimierte Prozessfolgen und Wechselwirkungen zwischen den Fertigungsschritten. So können beispielsweise zu hohe Temperaturen zu mechanischem Stress in vorhandenen dünnen Schichten führen, durch den es wiederum zu Bruchstellen im Material kommt. Diese Bruchstellen können beispielsweise den elektrischen Widerstand von Metallschichten erhöhen oder ein Diffusionsweg für Wasser oder Metallionen in Nichtleiterschichten sein.

## Bedeutung: Einfluss auf die Ausbeute

Die Anzahl der Defekte auf einem Wafer bzw. die Defektdichte bestimmt zusammen mit der Chipgröße maßgeblich die erreichbare Ausbeute (englisch yield) an nutzbaren Chips pro Wafer. Hierbei ist zu beachten, dass mit steigendem Integrationsgrad auch kleinere Defekte, die bei größeren Strukturen noch keinen Ausfall der Schaltung bewirkten, nun tödliche Defekte darstellen. Dies bedeutet, dass die allgemeine Defektdichte bei der Fertigung mit dem Integrationsgrad sinken muss, um eine ausreichende Ausbeute erzielen zu können. Dies ist umso wichtiger, da mit dem Integrationsgrad oft auch eine höhere Anzahl von Bearbeitungsschritten einhergeht, und daher tendenziell mehr Defekte auftreten.

Betrachtet man den Verlauf der bei der Produktion auftretenden Defektdichte für eine Fertigungstechnologie bzw. für ein Produkt, so liegt die Defektdichte der ersten Prototypen in der Regel sehr hoch, so dass diese oft nur eine sehr geringe Anzahl bis keine vollfunktionsfähiger Chips zeigen. Über stetige Lernprozesse und der Verbesserung der einzelnen Produktionsschritte verringert sich anschließend die Anzahl der technologisch bedingten Defekte rasch.

Für die Berechnung wird in einfachen Modellen von einer gleichmäßigen Verteilung der Defektdichte über den Wafer ausgegangen (Poisson-Modell):

    $Y=e^{-A\cdot D}$

mit der Ausbeute $Y$, der Chipfläche $A$ und der Defektdichte $D$. Nach diesem sehr einfachen Modell müsste die Dichte an tödlichen Defekten für einen 250 mm² großen Chip bei 0,25 Defekten pro Quadratzentimeter und darunter liegen, um wirtschaftliche Ausbeuten von über 50 % zu erhalten.

In der Regel ist dieses Modell aber nur für die Berechnung der Ausbeute für große Wafermengen geeignet, da sich hier die Schwankungen von Wafer zu Wafer und auf dem Wafer selbst mitteln lassen. In der Realität schwankt die Defektdichte auf einem Wafer, das heißt, es gibt Bereiche mit sehr niedrigen Defektraten und es können Bereiche mit sehr hohen Defektraten existieren (Defektcluster). Diese Defektdichteverteilung ist in der Regel auch nicht von Wafer zu Wafer oder Los zu Los gleich. Beispiele für ein solches Defektclustering sind oft systematische Anlageneinflüsse wie eine Schwankung der Planarisierungsqualität (vgl. chemisch-mechanische Planarisierung, CMP) über den Radius. Eine solche ungleichverteilte Defektdichte kann sehr großen Einfluss auf die Ausbeute habe, da bei gleicher Defektanzahl mehr Defekte an einem Chip auftreten, die Anzahl der insgesamt betroffenen Chips aber abnimmt.

