Reduced Instruction Set Computer
# Reduced Instruction Set Computer

Reduced Instruction Set Computer (RISC, englisch für Rechner mit reduziertem Befehlssatz) ist eine Designphilosophie für Computerprozessoren. Der Begriff wurde 1980 von David A. Patterson und Carlo H. Séquin geprägt. Das Designziel war der Verzicht auf einen komplexen, für die Assemblerprogrammierung komfortablen Befehlssatz hin zu einfach zu dekodierenden und schnell auszuführenden Befehlen („eigentliche Befehlsausführung“ meist nur 1 Takt). Dies ermöglichte zudem höhere Taktfrequenzen.

Die RISC entgegengesetzte Designphilosophie wird als Complex Instruction Set Computer (CISC) bezeichnet. In der heutigen Zeit hat die Unterscheidung in RISC und CISC weitgehend an Bedeutung verloren. Ehemalige RISC-Prozessorfamilien haben mittlerweile auch komplexere Befehle aufgenommen, CISC-Prozessoren haben seit Mitte der 1990er Jahre RISC-ähnliche Designkomponenten erhalten und sind ebenfalls superskalar. Die Dekodierung von Befehlen nimmt unabhängig von RISC oder CISC nur noch einen kleinen Teil der Chipfläche ein. Die Hauptfläche der Chips nehmen mittlerweile Verarbeitungseinheiten ein, die erst seit Anfang der 1990er Jahre in Prozessoren auftauchen.

## RISC-Designphilosophie

Befehlssätze von Prozessoren der 1980er Jahre wurden zunehmend größer. Neue Befehle kamen hinzu, alte Befehle, die kaum noch gebraucht wurden, blieben erhalten. Es tauchten sehr komplexe Befehle und Adressierungsarten auf, welche durch Compiler und selbst durch Assemblerprogrammierer schwer nutzbar waren. Der RISC-Prozessor der 1980/90er Jahre sollte unter Anwendung des KISS-Prinzips einen einfachen Befehlssatz erhalten, der schnell zu dekodieren und einfach auszuführen ist. Ein RISC-Befehlssatz verzichtet auf komplexe Befehle – insbesondere auf solche, die Speicherzugriffe (langsam) mit arithmetischen Operationen (schnell) kombinieren. Dadurch lassen sich die Stufen der Prozessorpipeline gut abstimmen, die Stufen werden kürzer, die Pipeline lässt sich schneller takten und sie ist besser ausgelastet, da weniger „Blockaden“ (stalls) auftreten. Einfachere Befehle lassen sich darüber hinaus einheitlicher kodieren als bei CISC-Architekturen, was den Dekodieraufwand und damit die Pipelinelatenz weiter verringert. Der Befehlssatz von CISC-Prozessoren ist meist in Form von Microcode implementiert. Bei RISC-Prozessoren hingegen sind die einzelnen Befehle fest verdrahtet. Das ermöglicht, den Befehlssatz mit relativ wenig Transistoren umzusetzen; die Befehle werden teilweise parallel und sehr schnell verarbeitet.

Berücksichtigung von damals neuen Erkenntnissen beim Compilerbau:

* Aus der Verschiebung von Aufgaben der Hardware (CPU) in die Software (Compilerbau) erfolgte auch eine Optimierung von RISC-CPUs für Compiler, die sich u. a. in vielen, in gleicher Weise benutzbaren Registern niederschlägt.

Hintergrund der Entwicklung von RISC-Architekturen waren:

* Der weitgehende Wechsel von Assembler-Programmierung zu Hochsprachen-Programmierung in den 1980er Jahren. Selbst Betriebssysteme wurden vermehrt in höheren Sprachen geschrieben.
* Genügend Hauptspeicher, um komplexe Optimierungen in Compilern überhaupt erst durchführen zu können. Genügend Hauptspeicher für den etwas längeren Code (den RISC damals mit sich brachte).
* Man wollte viel Rechenleistung aus den damals möglichen 0,2 bis 2 Millionen Transistoren einer CPU herausholen.

Folgende Eigenschaften sind typisch für RISC-Prozessoren:

* Alle Befehle folgen dem gleichen oder sehr wenigen Ablaufschemata (Fetch, Decode, …)
* Sich weitgehend daraus ergebende Eigenschaften:
   * Die Befehle haben eine konstante Länge (meist 32 Bit).
   * Geringe Variation der Ausführungszeit, häufig sogar konstant. In ersten Designs betrug die tatsächliche Ausführungszeit oft 1 Takt. Spätere Designs verwenden eher 1 Takt pro Pipelinestufe, erreichen dank Superskalarität jedoch dennoch einen Durchsatz von 1 Befehl pro Takt. Befehle, die sich nicht so implementieren ließen (Ganzzahldivision), wurden meist weggelassen und durch mehrere einfachere Befehle ersetzt, die diese Aufgabe zusammen erledigten.
   * Entkopplung von Speicherlese-Operationen und Arithmetik („Load/Store-Architektur“).
* Superskalare Architektur, Pipelining mit mindestens 4 Stages (seit 1990er auch bei CISC).
* Entwicklung von CPU und von (C-)Compiler laufen parallel und beeinflussen sich massiv gegenseitig.
* RISC-Architekturen führen zu mehr temporären Zwischenergebnissen, daher haben diese mindestens 16 General-Purpose-Register (mittlerweile auch bei CISC).
* Häufig Harvard- oder Super-Harvard-Architekturen.

Folgende Dinge findet man nur bei RISC-Prozessoren, sind aber primär das Ergebnis einer Performanceoptimierung bzw. der Einsparung von Chipfläche:

* Delayed Branches: Die 1 bis 3 folgenden Befehle hinter Sprungbefehlen werden ebenfalls ausgeführt.
* Etliche Prozessoren führen keine Verriegelung von Prozessorpipeline-Stufen durch, dieses Design gab der MIPS-Architektur sogar den Namen (Microprocessor without interlocked pipeline stages).

## Typische Eigenschaften von RISC-Prozessoren

Es gibt keine formale Definition des Begriffes RISC. Die Mehrheit der RISC-Prozessoren besitzt folgende Eigenschaften:

### Superskalarität

Die „eigentliche Befehlsausführung“ dauert meist nur 1 Taktzyklus pro Befehl.

Es wird pro Takt ein Befehl begonnen, und in jedem Takt ein (früherer) Befehl beendet. Die Dekodierung erfolgt ohne Mikrocode durch ein fest verdrahtetes Netzwerk. Ein klassischer RISC-Prozessor führt Befehle in vier Takten durch: Fetch, Decode, Load, Execute. In jeder dieser Stufen befindet sich immer jeweils ein Befehl.

### Load-Store-Architektur

Bei einer Load-Store-Architektur greifen nur Load- und Store-Befehle auf den Hauptspeicher zu. Alle anderen Befehle arbeiten ausschließlich mit Registeroperanden und Literalen. Diese Load- und Store-Befehle besitzen keine komplexen Adressmodi, stattdessen werden die Adressen in frei verwendbaren Registern berechnet. Allerdings weisen nur wenige RISC-CPUs eine klassische Load-Store-Architektur auf, die meisten erlauben einen Speicheroperanden.

### Große Anzahl frei verwendbarer Register und Drei-Adress-Code

Um dem Compiler eine effiziente Codeerzeugung und Programmoptimierung zu ermöglichen, haben RISC-Prozessoren eine große Anzahl frei verwendbarer Register (typisch sind 16 oder 32) und Befehle im Drei-Adress-Code. Befehle im Drei-Adress-Code haben ein Ziel- und zwei Quellregister. Der Berkeley-RISC-Prozessor und seine Nachkommen (u. a. Sun SPARC, AMD Am29000 und Intel i960) besitzen zusätzlich Registerfenster, die eine besonders große Anzahl an Registern erlauben und den Aufruf von Unterprogrammen beschleunigen.

### Befehle mit fester Länge und wenigen Formaten

Alle Befehle sind gleich lang und es gibt nur wenige Befehlsformate. Das heißt, dass bei fast allen Befehlen die Lage von Opcode, Registeroperanden und Literalen gleich ist, was das Dekodieren wesentlich vereinfacht und damit beschleunigt. Typisch sind 32 Bit breite Befehlsworte und fünf verschiedene Befehlsformate. Erwähnenswerte Ausnahmen sind IBMs ursprünglicher 801, ARMs Thumb, microMIPS und Infineon TriCore. Diese RISC-Architekturen benutzen variable Befehlslängen von 16 und 32 Bit, um so den Programmcode zu verkürzen.

## Geschichte

### Anfänge

Die Anfänge von RISC reichen bis in die 60er Jahre zurück. Ende der 70er und Anfang der 80er Jahre kamen schließlich mehrere Faktoren zusammen, die zu einer neuen Designphilosophie und einer Welle neuer Prozessordesigns führten:

* Durch die Einführung der Speicherhierarchie aus schnellen Caches und billigem Hauptspeicher wurden die Geschwindigkeitsvorteile der Mikroprogrammspeicher hinfällig.
* Die Compiler wurden aufwändiger und erzeugten schnelleren Code, etwa indem sie die Registervergabe durch Graphfärbung lösten, gemeinsame Teilausdrücke entfernten, schnellere äquivalente Anweisungen verwendeten, durch das statische Auswerten von Ausdrücken zur Übersetzungszeit und durch das Entfernen von totem Programmcode. Viele dieser Optimierungen können auf mikroprogrammierten Prozessoren nicht ihr volles Potential ausschöpfen, weil sie nicht direkt auf den internen Mikrocode angewendet werden können.
* Fortschritte in der Halbleiter-Integration erlaubten es, schnelle, komplexere Prozessoren aus immer mehr Transistoren auf einem Chip zu integrieren. Zusammen mit neuen VLSI-CAD-Werkzeugen führte die Integration zu einer deutlich höheren Produktivität, so dass neue Entwicklungen mit relativ wenig Personal möglich wurden. Die kürzeren Entwicklungszyklen erlaubten eine schnelle Evolution der Designphilosophie.
* Die DARPA, die Forschungsagentur des amerikanischen Verteidigungsministeriums, unterstützte in dieser Zeit gezielt Projekte zur Entwicklung integrierter Schaltkreise, darunter auch das RISC-Projekt in Berkeley, das MIPS-Projekt in Stanford und viele weitere Nachfolgeprojekte.

Wichtige Wegbereiter für RISC waren die CDC 6600 (Seymour Cray und Jim Thornton, 1964) und IBMs ACS-Projekt (Jack Bertram und John Cocke, ab 1963). Einige frühe RISC-Projekte und -Architekten:

* ab 1974 IBM 801 (John Cocke)
* ab 1980 Berkeley Reduced Instruction Set Computer (David A. Patterson und Carlo H. Séquin)
* ab 1981 Stanford Microprocessor without Interlocked Pipeline Stages (John L. Hennessy)

### Blütezeit

Als nach anfänglichen Zweifeln die Vorteile von RISC offensichtlich wurden, begannen praktisch alle Computerhersteller damit, eigene RISC-Architekturen zu entwickeln:

* ab 1983 Acorn Risc Machine (Sophie Wilson)
* ab 1983 MIPS (Craig Hansen)
* ab 1984 AMD Am29000 (Brian Case und Ole Moller)
* ab 1984 HP Precision Architecture RISC (Bill Worley und Michael Mahon)
* ab 1984 Motorola 88k (Mitch Alsup)
* ab 1984 Intel i960 (Glen Myers)
* ab 1985 IBM Power (John Cocke, Greg Grohoski und Rich Oehler)
* ab 1985 Sun Scalable Processor ARChitecture (Robert Garner)
* ab 1989 DEC Alpha (Dick Sites und Rich Witek)
* ab 1991 Apple–IBM–Motorola PowerPC (Rich Oehler, Keith Diefendorff, Ron Hochsprung und John Sell)

In der Folge war der Begriff RISC positiv besetzt und wurde in der Werbung inflationär benutzt (u. a. von Intel für den 486). Von Steven A. Przybylski ist folgende ironische Definition von RISC überliefert: „ein Computer, der nach 1985 angekündigt wurde“.

## Vergleich zu CISC

Die Liste der SPEC (Standard Performance Evaluation Corporation) mit den schnellsten Prozessoren ist mittlerweile sehr heterogen. Man findet „RISC-Prozessoren“ wie „CISC-Prozessoren“ wie auch Prozessoren, die von Grafikprozessoren abstammen. Wichtig für Supercomputer ist die Skalierbarkeit der Architektur für den parallelen Betrieb zehntausender bis hunderttausender Kerne. Mittlerweile sind die überwiegende Anzahl der Prozessoren der TOP500 x64-kompatible „CISC-Prozessoren“ (76 Prozent: Intel Xeon und AMD Opteron). Als „RISC-Prozessor“ steht der IBM Blue Gene (PPC) mit 18 Prozent ganz vorn.

Bei aktuellen Großrechnern sind reine/weitgehende RISC-Chips inzwischen jedoch fast vollständig von den Mikroprozessoren der Intel x86-Linie verdrängt, die einen RISC-Kern mit einer CISC-Emulationsschicht verbinden. Deren Ursprung aus dem erfolgreichen Massenmarkt-Einsatz macht die Kleinserien der Großrechner-RISC-Chips unrentabel. DEC Alpha wurde eingestellt, ebenso HPs PA-RISC, Suns SPARCs werden nicht mehr produziert, PowerPC-Chips fertigt nur noch IBM selbst, Renesas SuperH hat kaum mehr Verbreitung, XScale, MIPS und StrongARM sind in Großrechnern selten oder verschwunden. (Stand 2011)

RISC-Prozessoren bilden das Gegenstück zu CISC-Prozessoren. Heutige RISC-Prozessoren überschreiten die Grenzen der engen Definition und enthalten auch komplexere Befehle. So wurde der Befehlssatz des PowerPC-Prozessors, der von IBM und Freescale (ehem. Motorola) hergestellt wird (und beispielsweise bis zum Wechsel zu Intel-CPUs in den Computern von Apple Verwendung fand), durch eine Befehlserweiterung namens „AltiVec“ ergänzt, die in den PowerPC-Prozessoren spezielle Multimediafähigkeiten nachrüstet (vgl. MMX bei x86-Prozessoren). Allerdings folgt auch AltiVec den RISC-Eigenschaften.

Ende der 1980er-Jahre brachte der britische Hersteller Acorn den Heimcomputer Archimedes mit einem speziell konzipierten RISC-Prozessor auf den Markt, dessen Leistungsfähigkeit die der damals in Heimcomputern eingesetzten Prozessoren weit in den Schatten stellte. Diese Acorn Risc Machine war der Ursprung der heutigen ARM-Prozessoren, die in eingebetteten Systemen (zum Beispiel Mobiltelefonen) sehr verbreitet sind.

## Praktische Bedeutung – Systeme mit RISC-CPU

* ARM – Die Arm-Architektur ist in Stückzahlen gemessen wohl die erfolgreichste RISC-Familie, sie findet sich in vielen Systemen, bei denen es um relativ hohe Leistung, geringen Stromverbrauch und niedrige Kosten geht (typisch: 100–500 MHz, teilweise bis zu 2,7 GHz; Stand 2015). Die ARM Ltd., die diese Systeme konstruiert, baut allerdings selbst keine Prozessoren, sondern verkauft lediglich Lizenzen für das Design an ihre Kunden. Mittlerweile sollen 10 Milliarden ARM-CPUs im Umlauf sein, die z. B. zum Einsatz kommen in Tablets, Digitalkameras, grafikfähigen Taschenrechnern, NAS, Routern, Spielkonsolen, PDAs, Smartphones und verschiedenen Mobiltelefonen. Ein Einsatz für energiesparende Server wird für die nahe bis mittlere Zukunft angestrebt, weshalb ARM im Jahre 2012 erste Prozessoren mit 64-Bit-Architektur vorstellte.
* Power Architecture – Eine Entwicklung von IBM und Freescale (früher Motorola), ist heute die am weitesten verbreitete RISC-CPU im High-End-Bereich, sie ist eine Architektur mit zahlreichen Einsatzgebieten, angefangen bei leistungsstarken eingebetteten Systemen wie Druckern oder Routern, über Workstations, bis hin zu Supercomputern.
* MIPS – Anfangs wurden die CPUs vor allem in klassischen Workstations und Servern eingesetzt, heute liegt der Haupteinsatzbereich, ähnlich wie bei ARM, im Bereich Eingebettete Systeme. Praktisch alle MIPS-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel Itanium migriert.
* Oracles (ehemals Sun Microsystems) SPARC-Produktlinie wurde vor allem in klassischen Workstations und Servern von Sun eingesetzt.
* Hewlett-Packards PA-RISC – Bis zur Einführung des Intel Itanium wurden PA-RISC-CPUs vor allem in klassischen Workstations und Servern von HP eingesetzt. Die CPU-Familie wird nicht mehr weiterentwickelt. Praktisch alle PA-RISC-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel Itanium migriert.
* DEC Alpha – Bis zur Einführung der Intel Itanium-CPUs wurden Alpha-CPUs vor allem in klassischen Workstations und Servern von Digital, Compaq und HP eingesetzt. Die Alpha-Plattform war frei verfügbar und wurde von zahlreichen OEM-Partnern genutzt. Die CPU-Familie wird nicht mehr weiterentwickelt. Praktisch alle Alpha-basierten Workstation- und Server-Familien wurden mittlerweile auf Intel Itanium migriert.
* Hitachis SuperH, war weit verbreitet z. B. in den Spielkonsolen Sega Super 32X, Sega Saturn und Dreamcast. SuperH wird heute ähnlich wie die ARM-Plattform hauptsächlich in eingebetteten Systemen eingesetzt.
* Atmel AVR wird in eingebetteten Systemen eingesetzt, wie z. B. Xbox-Steuerkontrollern, aber auch in BMW-Automobilen.
* Das OpenRISC-Projekt greift die Philosophie freier Hardware auf. Ziel des Projektes ist es, eine CPU zu erstellen, auf der Linux läuft und das – im Sinne freier Software – frei verfügbar ist.
* RISC-V ist ein weiteres freies Instruktionsset basierend auf den RISC-Prinzipien.
