Les architectes informatiques se sont heurtés à l'inadéquation croissante des fréquences d'exploitation du CPU et des temps d'accès au système DRAM. Aucune des techniques qui exploitaient le parallélisme au niveau de l'instruction dans un programme ne pouvait compenser les longues stalles qui se produisaient lorsque les données devaient être récupérées de la mémoire principale.
En raison de l'écart croissant entre les fréquences d'exploitation du CPU et les temps d'accès aux DRAM, aucune des techniques qui améliorent le parallélisme au niveau de l'instruction -LRB- ILP -RRB- dans un même programme ne pouvait surmonter les longues stalles -LRB- retards -RRB- qui se produisaient lorsque les données devaient être récupérées de la mémoire principale.